[参考译文] ADS52J90：保持 JESD204B 通道同步的问题

米歇尔  

感谢您使用 TI ADS52J90！ 看起来异常 TRIG 是从 SYNC 或 SYSREF 引脚通过噪声或躯体发生的。 您是否遵循了数据表 Rev.C 8.3.10指南？  

8.3.10在 FPGA 和 ADC 之间连接 SYNC~和 SYSREF

此外、您能否仔细检查 JESD_RESET1/2/3 设置。  JESD_RESET3只能使同步 SYSREF 活动一个事件、以避免意外的 TRIG 事件。  

谢谢！

小春

小春

我们没有使用数据表指南、而是[常见问题解答] ADS52J90中的指南：如何终止 ADS52J90中的 SYNC_SERDES、SYSREF_SERDES 信号？ 作者：Praveen Aroul 此常见问题解答的日期比数据表晚。 我已使用带差分和单端探针的 LeCroy SDA6000检查了尽可能靠近 ADC 的 SYNC 信号。 信号在没有杂散事件的情况下是完美的。 JESD 接口的 CH1和 CH5的眼图也很清晰、符合 JESD204B 规范。

但正如我先前所写的、我不理解为什么我们在信号抽头中看到 ILA 阶段开始、而同步仍然是低电平。 请详细说明这种现象。

或者、您是否知道我们应该在 Intel Arria 10 FPGA 中使用的设置或设置中存在任何问题？

谢谢、

米歇尔

对此进行了任何更新？

米歇尔  

我检查了一些。 我认为它可能位于 FPGA 端代码中。 我与我们的团队进行了核对、他们建议最好查看我们 TSW14J56 EVM 中的 FPGA 示例代码。 这 也是 Arria 10 AFPGA。  

请注意、要同步 ADC、我认为需要对齐以下几个方面：  

需要使用子类1或2来实现确定性延迟。  

需要提供 TX_TRIG 信号、以在单个 ADC 或不同 ADC 中对齐不同的数字电路。  

3.查看附加的 EVM 寄存器设置，请参阅。  

谢谢！

e2e.ti.com/.../1665.ADS52J90_5F00_16ch_5F00_SINE_5F00_4L_5F00_12x_5F00_12b_5F00_GBLCLKDIV1_5F00_FSDIV3_5F00_SYSREFDIV24_5F00_20x.cfg

TSW14J56源代码位于  

晓 辰(Sean)、徐您好、

我的同事已经了解了 FPGA 设计、但后来又收到一条消息、即它是一种 Arria 5设计。 我们是否应该能够将此示例代码也用于 Arria 10、或者您是否有另一个示例？

Arria 5不受我们用于 Arria 10的 Quartus 版本支持。

最好的农家

米歇尔·沃特斯