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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/946239/ads8166-spi-timing
我有一位客户计划在3.3V 下运行该器件。
对于70MHz 时钟频率、2.35 <= DVDD <= 5.5V 时、TD_CKDO 的值是多少？
您好、Gregory、
我需要与设计团队跟进、看看我们是否可以提供特定的数字。 但是、 对于2.35 <= DVDD <= 5.5V、器件将支持70MHz SCLK 频率、这要求 TD_CKDO 小于1/70M 或<14.2nS。
ADS8166运行在早期数据启动模式下、这意味着它在主机捕获的相同时钟边沿上启动数据。 这使得 TD_CKDO 超过 SCLK 周期的1/2、并且仍然满足时序要求。
我将在1个工作日内回复更新。
谢谢！
此致、 Keith Nicholas 精密 ADC 应用
我们正在研究这些数据、以了解我们是否可以找到任何其他信息。
我将在下周的星期二之前提供另一个更新。
谢谢、 Keith
我们没有找到任何其他数据。 此时、我将结束此主题、但如果有其他问题、请随时发表另一篇文章。
此致、 Keith
