[参考译文] ADC12D1600：来自 ADC 的数据不正确。

Jim、您好！ Jim、谢谢！ 你对我帮助很好。 我了解正在发生的情况。 输入选择数据总线受到限制。 总线不能超过16位。 有必要在通道 I、ID、Q、QD 中使用4个选择组件。 我想使用差分频率 CLK _I 和 CLK _Q Vivado 不允许将差分导体连接到多个组件。 我使用 BUFDS 连接了差分线 CLK _I_DIFF 和 CLK_Q_DIFF。 我收到了一个非差分 CLK_I 和 CLK_Q CLK_I 连接到 selectio_I 和 selectio_ID。 CLK_Q 被连接至 selectio_Q 和 selectio_QD。 我不需要使用 selectio？ 我需要您的帮助来正确处理来自 ADC 的数据。 您有示例代码吗？

您好朋友！ 我更改了我的项目。 我创建了一个具有24路差分输入和48路输出数据总线的组件。 通道 I 和 ID 的数据被馈送到输入端。 差分时钟 CLK_I 连接到数据 I 和 ID 的输入。 差分时钟 CLK_Q 被连接至数据 Q 和 QD 的输入。 我关闭了通道 Q。数据仅在 I 和 I 通道上传输。 更换 selectio 的 IP 内核不会改变结果。 数据通道在两次测量之间呈反向。 我打开 ADC 测试模式以检查通道。 测试正常。 问题是什么？ 如果 FPGA 不能正常工作、为什么测试正常通过？

我查看了来自 ADC 的数据。 我将通道 I 数据发送到 ILA。 要查看作为 negge clk_I 的数据、我将数据记录在一个计时的12位寄存器中 我将记录的数据发送给国际法协会。 结果是相同的。 偶数和奇数数据是反向的。

你好、Jim！ 我研究了您的示例。 我接受来自 ADC 的数据、如您的示例所示。 您的示例使用 BUFDS 和 IDDR。 我也是这样。 我在上面的消息中加载了项目的方案。 我尝试了不同的设计。 我尝试了 IP 内核 Xilinx。 我尝试了我的模块。 我尝试查看 BUFDS 中的数据。 我总是得到相同的结果。 问题不在 FPGA 中。 如何检查 ADC？ 测试模式以外的其他模式？ 此模式不会完全显示 ADC 的运行。 在此模式下、ADC 发送一个数字和一个投资编号。