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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/775212/dac8802-timing-diagram-of-dac8806
在第13页的 DAC8806 .pdf 数据表中、有一个时序图。 在底部的第二行、似乎有一个替代时序图。 是这样吗？
我的理解如下：
ON 可以忽略前三行、其中 RST=1
将 LDAC 和 WR 连接在一起作为单引脚(SP)
SP=1 将数据放置在并行引脚上
切换 SP
在 SP 的上升沿之后、数据结果被泵送到模拟输出。
是这样吗？
谢谢你
DACS Duke、
我将使用3.3V 的 FPGA 驱动 DAC8806。 上周、FPGA 上的 GPIO 引脚停止工作。 它直接连接到 DAC8806上的引脚28 (RESET)。 因为 FPGA 已经经历了一年的测试、所以我没有想到这一点。 我更换了 FPGA、通过更多的使用、FPGA 上的同一个引脚在一天内出现故障。 在我的 PCB 上运行的引脚之间没有通孔。
我的配置如下、我已根据您的 PDF 将 THS4011直接连接到 DAC8806。 THS4011 (-9V 至+9V)随后驱动 OPA552 (-9V 至+40V)。 在 Tina 下看起来一切都很好。
DAC8806上的 VREF 为-9V。
我的目标是生成0-30V 正弦波或"山脉"上部的修改版本。 由于我可以编码0V、我真的需要复位引脚吗？
您对 DAC8806为何会杀死 GPIO 引脚有什么想法吗？ 我使用 O 范围查看了它。 当我打开和关闭系统时、该引脚上会有一些抖动。
FPGA 的价格为每台100美元、因此价格会变得很昂贵。
谢谢。
此致、
道格
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