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[参考译文] AFE5801：AFE5801 LVDS 模式读取问题

admin
Guru**** 2535790 points
Other Parts Discussed in Thread: AFE5801, AFE5801EVM, DXP

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/776363/afe5801-afe5801-lvds-pattern-read-issue

器件型号：AFE5801
主题中讨论的其他部件： TSW1400EVM， DXP

你(们)好

我们在电路板中使用三个 AFE5801 IC，所有三个 IC 都通过 缓冲器从 FPGA 时钟引脚馈入40MHz 的单端时钟。

我们通过 SPI 写入启用测试模式、并通过 FPGA 获取 LVDS 输出 并将其显示在芯片范围工具中。 我们看到读取的数据模式已损坏、不符合预期。

但是、如果我们将时钟频率降低到16MHz、则使用 FPGA 芯片范围工具从 LVDS 读取的图形看起来不错。 数据。

是否有任何关于高频数据损坏的线索？？  但我们看到、示波器上在16MHz 和40MHz 下测量的时钟看起来非常相似、失真更小。

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    TI__Guru**** 2535790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Akshay、
    你过得怎么样？
    感谢您使用 AFE5801器件。
    我会研究您的问题、并在几天后回复您。

    谢谢！

    此致、
    陈
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    TI__Guru**** 2535790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Akshay、
    你过得怎么样？
    我们需要仔细检查您的数据表。
    当您阅读 AFE5801数据表的最后一页时
    带有"修订历史记录"。
    其中提到：
    "从寄存器映射表中删除了 INVER_CHANNEL 和 MSB_FIRST 行"
    "删除了 INVER_CHANNEL 寄存器说明"
    "删除了 MSB_FIRSTL 寄存器说明"
    因此、请确保并仔细检查您的寄存器设置。
    请勿使用"反转通道"模式
    请勿使用"MSB 优先"模式(只能使用"LSB 优先"模式)。
    然后、您应该能够重新运行具有更高速度40MSPS 的 AFE5801器件。
    希望这可以解决您的问题。

    谢谢！
    此致、
    陈
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    TI__Guru**** 2535790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    感谢您的意见。

    但我们不使用这些设置中的任何一个，只使用

    我们将生成测试模式并读取它。

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    TI__Guru**** 2535790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Akshay、
    你过得怎么样？
    感谢您向我们介绍 AFE5801。
    是的、我们将研究更多详细信息、并在明天通知您。

    谢谢、此致、
    陈
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    TI__Guru**** 2535790 points
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    从 ADC LVDS 输出到 FPGA 输入，我们都实现了完整的信号完整性，看起来都很完美。

    我们使用的数据表未指定您指向的寄存器的任何内容。

    因此需要一些指导来解决此问题。

    在15MHz 时钟以上，从 LVDS 读取的数据已损坏，下面一切正常。

    我们使用 Altera aria10 FPGA 进行采集

    此致

    Akshay

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    TI__Guru**** 2535790 points
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    您好、Akshay、

    你过得怎么样？
    请告诉我们。
    您是否曾经使用过并一起运行过我们的 AFE5801EVM 和 TSW1400EVM
    具有40MHz 时钟速度？
    如果是、则可以将其与电路板设计进行比较。
    因为您可以看到(从我们的 AFE5801用户指南中) AFE5801器件已经过测试
    它以前使用过 AFE5801EVM。
    请查看 AFE5801用户指南、网址为：
    www.ti.com/.../afe5801evm
    对于电路板设计非常重要：
    DXP、DxM、FCLKP、FCLKM、DCLKP、 DCLKM 全部必须匹配
    (与 AFE5801EVM 相同)
    必须设置所有寄存器设置(例如上电后复位器件)
    设置寄存器地址= 0x02之前

    谢谢！

    此致、
    陈
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    TI__Guru**** 2535790 points
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    您好、Akshay、

    你过得怎么样？
    如果您仔细检查电路板设计和电路板布局
    它们都可以、您是否可以首先运行以下寄存器设置：
    (当您的15MHz 和40MHz 输入时钟情况下)：
    地址= 0x00、数据= 0x0001
    地址= 0x04、数据= 0x0008
    地址= 0x03、数据= 0x0000
    地址= 0x02、数据= 0xE000
    (请检查输出数据并查看它是否为斜坡模式)

    地址= 0x02、数据= 0xA000
    (此输出数据应是切换模式)

    谢谢！

    此致、
    陈
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    TI__Guru**** 2535790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你(们)好

    我们看到 FCLK 和 DCLK 在高频时失真，但我们已对 LVDS 输出进行了高达400MHz 的完整信号完整性分析，因为它是输入时钟的6倍
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    TI__Guru**** 2535790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    你(们)好

    已尝试上述所有寄存器设置，没有帮助，我们是否需要在获取端进行任何计时调整以解决此问题，或者这是硬件问题？
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    TI__Guru**** 2535790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    切勿使用 AFE5801 EVM 和 tsw1400 EVM，但请务必确保设计和布局准确无误
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    TI__Guru**** 2535790 points
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    您好、Akshay、

    你过得怎么样？
    您的评论是否正确
    当您设置完所有寄存器(如我在上面提到的)后
    此外、您还可以运行斜坡模式、
    您仍然无法从 FPGA 捕获正确的输出数据？
    此外、它还可以在15MHz 的较低速度下工作
    但无法在40MHz (更高速度)下工作、对吧？
    此外、您还检查了所有 LVDS 布线长度是否匹配、对吧？
    包括 AFE5801板和 FPGA 板上的所有器件、对吧？

    然后、在这种情况下、您能否查看您是否可以从 FPGA 调整时序(延迟)？
    如果可能的话。
    我们将使用 AFE5801EVM 和 TSW1400EVM 一起运行所有 AFE5801测试。
    我们可以以40MHz 的频率运行时钟(使用板载 OSC)、所有数据捕获都正常工作。

    谢谢！

    此致、
    陈
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    TI__Guru**** 2535790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

    您好、Akshay、

    你过得怎么样？

    由于您没有使用 TSW1400EVM 从 AFE5801EVM 捕获输出原始数据、

    当时钟频率小于15MHz 时、您的数据采集 FPGA 看起来运行良好、对吧？

    那么、您能否仔细检查 AFE5801数据表规格中的以下 LVDS 规格？

    谢谢！

    有一些 AFE5801 LVDS 输出规格(对于稳定性非常重要！)：


    请测试输出信号(DXP 和 DxM 以及帧时钟、DCLK 时钟)

    它们的电压电平(在这些引脚已连接到 FPGA 板时进行测试)。

    它们必须遵循上述规格：

    输出电压高=大约1.375V

    输出电压低=约1.024V

    此外、您还需要将这些引脚上的 FPGA 设置为 LVDS 模式。

    请查看您的 FPGA 数据表、了解它是否能够捕获符合上述电压范围规格的 LVDS 输入信号。

    非常感谢！

    此致、

    陈

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    你(们)好

    我们在40MHz 下获得了大部分图形，但仅对于斜坡图形，我们看到数据已损坏，是否有任何有关如何解决此问题的输入？

    此致

    Akshay

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    TI__Guru**** 2535790 points
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    您好、Akshay、

    你过得怎么样？
    很棒！ 您的系统现在以40MHz 的频率工作。
    是的、对于斜坡模式、您能否向我发送输出信号模式(图片)？

    谢谢！

    此致、
    陈
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    你(们)好

    请参阅随附的图像
    ADC1太完美了  
    ADC3 略有毛刺脉冲
    ADC2有很多毛刺脉冲  
    干扰会通过微调延迟消失吗？
    是否知道为什么会出现这些干扰？
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    TI__Guru**** 2535790 points
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    您好、Akshay、

    你过得怎么样？
    这是由不稳定性问题引起的：
    请使用 FPGA 数据输入引脚检查 LVDS 数据输出引脚。
    并查看是否可以以较低频率和较高频率(40MHz)发送和捕获数据
    等等。

    ===========================
    有一些 AFE5801 LVDS 输出规格(对于稳定性非常重要！)：
    请测试输出信号(DXP 和 DxM 以及帧时钟、DCLK 时钟)

    它们的电压电平(在这些引脚已连接到 FPGA 板时进行测试)。

    它们必须遵循上述规格：

    输出电压高=大约1.375V

    输出电压低=约1.024V

    此外、您还需要将这些引脚上的 FPGA 设置为 LVDS 模式。
    ===========================


    谢谢！

    此致、
    陈
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    TI__Guru**** 2535790 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好、Akshay、

    你过得怎么样？
    另请检查输出数据与数据采集的时序问题。

    谢谢！

    此致、
    陈
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    TI__Guru**** 2535790 points
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    你(们)好

    我们探测了 ADC2 clk 和 data，数据看起来稳定，而且我们的信号完整性团队也确认所有3个 ADC 布局完全相同，因此所有3个 ADC 的行为都应该相同。

    我们的 FPGA 人员正在尝试调整延迟，将很快更新。 希望延迟调整可以解决此问题、所有数据都是干净的