This thread has been locked.
If you have a related question, please click the "Ask a related question" button in the top right corner. The newly created question will be automatically linked to this question.
https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/777160/adc08d500-adc08d500-interleaving-problem
你(们)好
如果我们有两个 ADC08D500在交错模式下协同工作、我们是否需要在 ADC CLK 输入侧使用延迟线 IC 对？ (个人)
我假设您的目标是在 DES 模式下运行两个 ADC08D500器件。 因此、每个 ADC 将以1000MSPS 采样(假设时钟频率为500MHz)。
然后、您需要交错2个器件以实现2000 MSPS 的总采样率。
是这样吗？
在这种情况下、您需要将500MHz 时钟偏斜到第二个 ADC、以便与第一个 ADC 的时钟相移约90度。 需要进一步微调时钟相位、以确保由于电路板上两个 ADC 器件之间的孔径延迟变化、采样时间点偏移90度。
一种更简单的方法是使用 ADC083000等器件、该器件具有单输入、支持高达3000MSPS 的采样率、时钟频率为1500MHz。
这将是一种简单得多的实现方式、并且输入带宽(FPBW = 3GHz)将远远优于使用2个交错式 ADC08D500器件(其中每个器件都在 DES 模式下运行(FPBW = 900MHz)的器件。
我希望这对您有所帮助。
此致、
Jim B
