[参考译文] DAC37J82EVM：在 ILA 序列期间建立链路失败

谢谢 Dan。 这是它所帮助的 EVM 的完整寄存器配置文件

e2e.ti.com/.../DAC37J82EVM_5F00_setup.cfg

布兰登

您似乎对 CGS 阶段有问题。 您是否检查了 GUI 的"警报和错误"选项卡中报告的警报？  在我看到的大多数情况下、FPGA 使用的 LMK04828输出时钟具有错误的分频器。 GUI 设置基于我们在图形发生器板上使用的 Altera FPGA。 我在使用 Xilinx 电路板时注意到的是、该参考时钟通常与 Altera FPGA 有2倍的差异。 请参阅随附文档的第7.1节、了解有关正确设置分频器的帮助信息。

如果这不起作用、请尝试使用 K = 20且 SYSREF 频率为6.25MHz 的设置。 这是我们的 GUI 在使用您的设置时使用的默认设置。

此致、

Jim

 e2e.ti.com/.../1258.KCU105-HSDC-Pro-User_2700_s-Guide.pdf

感谢 Jim 的回答。 下面是 GUI 中报告的警报的屏幕截图：

通道0 - 3存在链路配置错误(仅当未选中"TX 不支持 ILAS"时)、这使我相信问题是在 ILA 期间发生的。 我忽略通道4 - 7的错误、因为我禁用了这些错误、这是可以的吗？

在时钟方面、我们使用2.5GHz 作为 LMK04828中的内部 VCO 频率、该频率经过10分频后到达 FPGA 的250MHz 内核(和基准)时钟。 Xilinx 文档(PG066)指出、内核时钟速率必须始终为串行线路速率的1/40。 幸运的是、这与您的帖子中所附文档中的表1一致、在线路速率介于9.8Gbps 和12.5Gbps 之间时、REFCLK 的线路速率乘法器为40。

我还尝试按照您的建议将 K 设置为20、将 SYSREF 设置为6.25MHz、但遇到了与之前相同的链路配置错误。

我必须纠正的 FPGA 侧配置的一部分是通道 ID 映射(例如、物理通道0进入 DAC 上的 JESD 通道3)。 我在 Xilinx JESD IP 中配置了通道 ID，以匹配以下内容：

但不幸的是，这并没有解决我的问题。 是否还有任何其他通道配置参数我可能会丢失？

谢谢、

布兰登

布兰登

过去、我们在使用 SerDes 速率约为10Gbps 的 Xilnix 器件时遇到了问题。 作为完整性检查、您能否在串行器/解串器速率低于8Gbps 的情况下尝试设置？

RBD 使用什么值？ 只需确保它等于或小于您的"K"值。

此致、

Jim  

大家好、Jim、我更新了我的设置、以便 FPGA 参考时钟、内核时钟和 DAC 时钟都以125MHz 运行、从而使串行线路速率降至5Gbps。

进行此更改后、我仍会在 DAC 报告的通道0 - 3上看到相同的链路配置错误警报。

我的 RBD 值当前为30、等于我的 K 值(当我在 K = 20的情况下测试设置时、它被设置为20)。

我感谢您迄今提供的帮助、并愿意尝试您可以考虑的任何其他步骤来解决此问题。 我会在最后告诉您我是否有任何突破

谢谢、

布兰登

布兰登

您能否发送 DAC GUI 每个选项卡的屏幕截图、包括 LMK 选项卡？ 我将看到是否有突出的东西。 这比配置文件中的每个寄存器设置要快得多。

此致、

Jim  

吉姆，你一定要来这里：

e2e.ti.com/.../dac_5F00_gui_5F00_all_5F00_tabs.zip

布兰登

我查看了您的配置文件、我看到了许多我不喜欢的东西。 为了简单起见、您是否可以使用连接到 DAC EVM J17的500MHz 外部时钟源运行、并使用快速入门选项卡中的 GUI 设置？ 我不想使用 DAC PLL 或任何其他特性(NCO、混频器等)。 我想重点介绍如何使用最简单的设置启动和运行链路。 如果使用 GUI 设置、请确保使用 FPGA 中的通道 ID 0-3。 这些是 FMC 引脚 C2/C3、A22/A23、A26/A27。 和 A30/A31。 唯一需要更改的是 LMK CLKOUT 0分频器。 此外、确保 DAC 使用的所有 JESD 参数在 FPGA 中设置相同。 在正确配置 LMK 之前、请勿加载 FPGA 固件。

此致、

Jim

e2e.ti.com/.../DAC37J82_5F00_421_5F00_DAC_5F00_PLL_5F00_setup.pptxe2e.ti.com/.../DAC37J82_5F00_421_5F00_DAC_5F00_PLL_5F00_setup.cfgBranden、

我使用具有外部125MHz 参考时钟的 DAC PLL 让您的设置运行到 DAC EVM 上的 SMA J17 (请参阅随附的文件)。 如果您需要不同参考频率的配置文件、请告诉我。

此致、

Jim

大家好、Jim、我继续使用"快速入门"选项卡配置 EVM、并通过管道将500 MHz 时钟从 sig gen 传输到 J17、确保在完全配置 EVM 后正确配置 FPGA JESD IP。 我发现链路建立已成功完成、因此我开始更改 DAC 和 LMK 设置、以逐个匹配我所需的配置、从而找出问题所在。 从快速启动配置开始，仅进行以下更改，我在建立 JESD 链路方面观察到与所需配置相同的行为：

如果未选中"Tx 不支持 ILAS"并启用了链路配置错误同步请求、则无法与 FPGA 建立链路。  如果我正确理解了这一点、如果未按照上图进行配置、DAC 将忽略链路建立的 CGS/ILA 阶段中的任何错误？ 如果是这样、我很难从 FPGA 中找到 ILA 序列中的错误、这会导致链路建立。 下面是我从 Vivado 的 JESD IP 输出中转储的 ILA 序列图：

参照本文件第16页，国际法协会的结构似乎是正确的： www.ti.com/.../slap159.pdf

遗憾的是、我手头没有 JESD204官方规范的副本、因此无法验证配置数据是否正确、但在快速检查时、我可以挑选通道 ID 和每多帧的帧数。

您是否能够在终端的硬件中复制此行为？

谢谢、

布兰登