大家好、我想问您在 DSO 项目中使用专为软件定义无线电设计的 ADC 是否错误。
关于直流精度部分、我看不到有什么让我产生第二个想法的地方。 输入为2Vpp 的 FS 幅度差分、输入差分电阻为750Ω@ 200MHz。
我知道我必须使用阻抗匹配等相应地构建前端
我浏览了您的12位 ADC、但所有 ADC 的带宽都比采样速度大很多倍、如果我没有弄错、则意味着它们是针对 SDR。
那么、SDR ADC 是否可以在 DSO 中使用并在直流和交流耦合中都能正常工作？
有什么建议吗？ 器件？
此致
Manos Tsachalidis
Dan、您好、再次感谢您的消息、
是的、你是对的、我是坏的。 我要驱动的器件是第二个 ADS4225、因为目标 DSO 是四通道。
此外、我还想将该时钟驱动到 FPGA、FPGA 将处理 ADC 数据。
如果我只驱动一个器件、您建议的有关时钟的解决方案将会很好。
通过 使用低噪声高带宽运算放大器在多个器件之间分配信号、还是仅使用(我认为更好)我建议的具有更好抖动性能的时钟等解决方案、是否有机会实现这一目标(从 LMK61PD0A2驱动多个器件)？
实际上、有一个公式根据分辨率(位数)和输入信号频率来决定 ADC 允许的最大抖动：
如果分子为1或输入信号仅为满量程、则这种做法将如下所示：
正如我所读出的、此公式计算抖动值、对于 N=12位且 Fin=100MHz 的给定参数、该值将导致不超过1/2 LSB (N+1)的噪声。
计算值(最大允许抖动)为389fs。 现在、如果我求解 fin=50MHz、则允许的最大抖动将是前一个抖动的两倍：777fs。 你怎么看？
因此、假设我建议的时钟具有300fS、如果与 ADC 孔径抖动(140fS)相结合、总时钟为331fs => sqrt (CLKjiter^2 + ACERTTM 抖动^2)、则意味着我接近目标的频率为100MHz、或者在 Fin=50MHz 时、频率降低2倍。
TI 是否有类似的时钟解决方案、以便能够为至少4个器件提供时钟信号？ 我知道、考虑到信号布线的长度、它们被视为"传输线路"、必须相应地进行端接。
我知道、在实践中、值会稍微差一些、因此时钟应该比300fs (对于100MHz)好一点。
如果我做错了、您可以建议吗？ 事实上、我担任工程师已有20年了、但在高速信号和高速 ADC 方面、我的经验并不是很好。
请随时回复您可能提出的任何建议。
此致
Manos
Manos、您好！
ADS4225还提供数据时钟作为与 LVDS 数据对齐的输出、因此您可以使用该时钟为 FPGA 中的数据计时。 TI 具有时钟扇出缓冲器(1至4等) 具有极低附加抖动的多种信号。 我加入了我们的时钟团队、以便他们能够帮助为您的应用选择合适的器件。
关于抖动、我建议您查看我们的系统工程师之一进行的本次演示。 
此外、这里还很好地说明了较高时钟抖动如何随着有限值的增加而影响 SNR。
在本例中、当 ADS4225的时钟输入为300fs (以及100MHz Fin)时、SNR 可能会降低约1dBFS。
此致、
Dan
尊敬的 Dean、感谢您的 msg、
我想我终于得出了要使用的部件的结论。 我将重点介绍专为125MHz 和4 LVPECL 输出时钟缓冲器 CDCLVP1204设计的时钟振荡器 LMK61E2-125M。
首先、我几乎不知道在为12位 ADC 计时方面遇到了哪些挑战。
我阅读了很多 TI 应用手册、现在我认为情况要清晰得多。
最后、我认为这些器件是不影响我选择的 ADC ADS4225 SNR 的合适候选器件。
我一开始真的不知道这些器件甚至存在、因为我从未参与过高速产品的设计。
因此、在与 Dan 交谈时、我们的最后一个讨论是使用具有~300fs RMS 相位抖动的4路输出时钟、该时钟与140fs 孔径抖动相结合、产生了~330fs 的相位抖动、接近于我计算出的@ 380fs (Fin：100MHz)的最大允许相位抖动。
为了提高时钟相位抖动性能、我最终选择了典型值为100fs @ 125MHz 的 LMK61E2-125m 和附加相位抖动为~55fs 的 CDCLVP1204。 因此、考虑到这些信息、我远低于先前选择的组件的330fs 性能。
我还一直在考虑使用非常窄的~20kHz 晶体带通滤波器来进一步减少抖动、但这是很难找到的(在搜索一个位后)。 此外、由于信号最终将是纯正弦信号、因此必须提高压摆率。
我对当前(新)选择的组件有以下问题：
如何添加 ADS4225 (孔径抖动：140fs)、LMK61E2-125m (100fs)和 CDCLVP1204 (55fs)的所有相位抖动值。 "添加剂"一词让我一直在想...
如果我不得不猜是这样的：
另外、关于 ADC ADS4225、我还有几个问题：
我正在考虑在输出中使用多路复用模式、这意味着使用125MHz 时钟时、ADC 的并行 B 输出将为250MHz。 此时我有点困惑... 我是否可以使用两个多路复用器模式在一个并行输出中获取两个输入、同时使用 DDR LVDS 将数据传递到 FPGA？ 使用 FPGA 的 LVDS 接收器将是将该数据传递到 FPGA 的唯一方法、否则其引脚只能切换高达90-100MHz 的频率
由于该 ADC 将用作 DSO、我必须找到具有高输入阻抗的超低噪声运算放大器。 您会推荐哪一个？
输入直流基准电压找不到。 通常有一个引脚、我可以在其中提供定义 LSB 电平的高精度直流基准。 但是、我看到2Vpp 是最大输入电压。 是否应将其视为内部电压基准？
ADC 的输入(P53、9.3.1.2)仅指交流耦合拓扑。 我知道该 ADC 应该用于 SDR 应用、但不应该有任何直流耦合拓扑参考？ 这种实现是否会对直流精度行为构成威胁？
再次感谢您的帮助。
Manos
Manos、您好！
看起来您有一个排列良好的时钟解决方案。 Dean、感谢您推荐一些器件。
是的、可以按照公式计算附加抖动。 此外、请参阅 TI 演示之一中的此部分。
进一步查看数据表后、不建议使用80MSPS 以上的多路复用器模式、因为(如您所述)数据速率是原来的两倍。 对于 CMOS 输出、这是一个相当高的数据速率、我可以想象、信号完整性问题将开始出现。
直流中点由 ADC 上提供+0.95VDC 的 VCM 引脚提供。 是的、2Vpp 输入告诉我们电压基准为0V 至2V。
对于直流耦合应用、我通常看到一个差分放大器驱动 ADC 模拟输入。 TI 提供一系列高速放大器(THS4541在我们的评估板中非常受欢迎)、因此我将在放大器团队中循环查看它们是否可以帮助您提供前端建议。 如果需要考虑直流参数、请仔细查看直流规格。
此致、
Dan
