使用 Delta-Sigma ADC 时，时钟是否会影响 ADC 的噪声性能？
尽管您可能希望 ADC 的采样周期完全恒定，但始终与理想值有一定的偏差。 “时钟抖动”是指时钟波形边沿从一个周期到下一个周期的变化。 由于所有 ADC 都使用时钟边沿来控制采样点、因此时钟边沿变化会在采样实例中产生偏差。 这种偏差会导致非恒定采样频率、该频率作为另一个噪声源出现在转换结果中。 图9显示了由正弦输入信号上的时钟抖动引起的采样边沿变化。
图9： 时钟信号、显示抖动导致的采样沿变化
要了解时钟如何导致额外误差、以及降低时钟引起的系统噪声的方法、请阅读 第10部分。
尽管这些是“解决信号”系列中回答的一些最重要的问题，但我还介绍了许多主题和示例，以帮助您从 高分辨率 Δ-Σ ADC 信号链中获得最佳噪声性能。 阅读该系列以了解更多信息、如果您有任何其他问题、请随时在下面的评论中发表。
