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器件型号：DDC114 大家好、
我的客户正在使用 DDC114、我有一些问题需要您的反馈。
第一个是针对芯片串行接口的差分信号：DCLK、/DCLK、DOUT、/DOUT。 如果我们有一个实心接地、那么有关噪声耦合的差分信令有多重要？ 我知道这是一个有负载的问题、但建议将其作为一般最佳做法、还是用于解决电缆末端的长数据总线迹线或转换器？
其次、我们在过去通过欺骗来为 DDC 生成时钟、将我们的谐振器正弦波放入逻辑缓冲器芯片以转换为方波。 我们不喜欢这种情况、因为谐振器和振荡器具有更长的信号布线来驱动、并且可能由于这种配置而产生更多的抖动。 因此、他们选择了一个新版本来使用 DDC 旁边的小型 MEMS 4MHz 振荡器、然后使用触发器将串行数据时钟与本地振荡器同步。 在数据表中、它提到了使用主 MCU 系统时钟来驱动 DDC 以实现最佳性能、但我觉得先前将正弦脉冲转换为方波脉冲序列的设置并不是理想系统时钟附近的任何位置。 所以、我想听听您对此的看法。
谢谢、
Mitchell
