[参考译文] ADS54J20EVM：SR#1-4595481663、PN：4265900004

您好、Jim、

感谢您的澄清。

在这种情况下，时钟和 SYSREF 信号不会运行。 PLL moudle 未启用。

没有这些信号、就无法读取 JESD 组？
谢谢。

BR//
Peng

Peng、

SPI 状态机需要这些时钟。 请尝试使用这些测试工具进行测试。

此致、

Jim

Peng、

很高兴听到这个消息。 您能更详细地解释一下您的 PLL 模块问题吗？ 我不知道你要求什么。 您是指向 ADC 提供时钟和 SYSREF 的器件吗？  

此致、

Jim

您好、Jim、
PLL 模块配置参考 EVM 板级配置文件。 PLL moudle 被启用、JESD 组正常工作。 到目前为止、没有问题、我只想知道我的 PLL 模块是提供正确的 SYSREF 和时钟、SPI 可以正常工作、还是只要有时钟和 SYSREF 数据输入、SPI 就可以工作。 接下来是系统调试，肯定会有更多的问题。希望您能有更好的支持，非常感谢。

BR//
Peng

Peng、

您是否将 TI ADS54J20EVM 与 FPGA 板配合使用？ 如果是、GUI 加载到板载 LMK 中的配置文件允许器件在加载文件后提供适当的器件时钟和 SYSREF 信号。 您可以使用这些配置文件帮助您通过 SPI 接口发送正确的寄存器数据。 GUI 具有 ADC 和 LMK 的配置文件。 您必须始终首先对 LMK 进行编程、复位 ADC、然后对 ADC 进行编程。 否则、SPI 将不起作用。  

此致、

Jim