[参考译文] ADS54J64EVM：评估模式6

Daniel、您好！  

我们将仔细研究您的问题、并尽快回复您。  

优素福

Daniel：

我们正在研究创建一个选项、将此模式添加到 HSDC Pro 中。

连接了 CPLD 的固件。 在 FMC 模式下、CPLD 从 FTDI 器件断开 SPI 信号并将其连接到 FMC 连接器。 它基本上用作多路复用器。 FMC_D5和 D6是备用信号。 在3线 SPI 模式下使用 ADC 或 LMK 来控制数据方向时、将使用 FMC_DIR_CONTROL。 请参阅固件以了解有关此方面的更多信息。

此致、

Jim

e2e.ti.com/.../ADS54J64EVM-CPLD-Code.zip

Daniel：

您可以在 HSDC Pro 中使用"ADS58J64_LMF_4841_mode01"选项、ADC 以模式6运行。 在尝试捕获数据之前、在加载 ADC 的模式6选项后、转到 ADC GUI 上的 LMK04828选项卡、并将 CLKout 0和1 DCLK 分频器更改为24。 如果以983.04Msps 采样、 请在 HSDC Pro GUI 中输入 ADC 输出数据速率的122.88M。  

此致、

Jim

你好

昨天、我修改了套件以使用外部时钟(将100nF 从 C47/C48移到 R35/R39)。 该套件在我们的专有电路板中与 Xilinx IP JESD 内核(LMFS=4841 K =32)配合使用。 该电路板通过 J6连接器向 ADC 生成低噪声1GHz 时钟、并向 FPGA 生成125MHz 参考时钟。 LMK04828保持复位状态、因此我假设其输出为断电。 我能够建立链路并观察到正确的 IQ 样本(使用正弦信号的 ADC 数据、测试模式等)。

今天、我在建立昨天行之有效的 JESD 通信时遇到了问题。 SYNC 信号未置位、因为 K28.5 (0xBC)仅在通道 B C 和 D 上可见。我不知道发生了什么...

在´m 6中、我使用附加的脚本进行 ADC 配置。 是否有人可以检查该序列？ n´t 数据表中关于设置模式6的内容、我觉得很清楚。

此致、

Daniel

e2e.ti.com/.../skript.cfg

Daniel：

您是否在时钟存在后以及加载 ADC 配置文件之前复位 ADC？ ADC 5V 电源能否提供3A 电流？ FPGA 的时钟频率是否正确？

此致、

Jim

当时钟存在且稳定时、我始终执行硬件复位。 5V 电源正常、配置 ADC 时需要700 - 900mA。

进入 FPGA 的时钟是正确的。

我已使用不同供应商的另一个 EVM 板切换 ADS54J64EVM。 它使用类似的信号来实现 JESD、并且需要125MHz 作为 FPGA 的参考时钟。 它工作正常、因此我假设我们的载板正常。

我在 ADS54J64EVM 的用户指南中阅读了配置 ADC 后禁用 SYSREF 信号的内容。 正如我说过的、LMK 芯片未进行配置、因此根据数据表和我在 GUI 中看到的内容、其输出被禁用。 ADC 是否需要 SYSREF 脉冲才能启动？

此致

Daniel

好的

我们在 JESD 中修复了问题。 cfg 脚本必须包含 ADS58J64的文本(例如 GLOBAL_ADS58J64、SERDESXX_ADS58J64...) 否则、ADC (ADS54J64)的配置不正确。

此外、我们还发现了 GUI 和 ADC 的问题：

在 GUI 中、NCO 频率(ADS58J64其他)存在字节序问题。

斜坡模式(reg 91h)在模式6中不起作用。

GUI 可激活"Debug Log、Log to File"。 在哪里可以找到该文件？

此致、

Dan

Dan、

如果您双击 GUI 左下角的"idle"附近、将打开一个日志文件。 单击 GUI 中执行寄存器写入的按钮后、这些写入值将显示在日志窗口中。 如果您在日志窗口中单击、则有一些选项允许您保存显示的值。

此致、

Jim

谢谢 Jim。

我刚刚发现了模式6中的 NCO 配置问题。 当 JESD 启动且 NCO 频率未设置且保持默认的0x0状态时、JESD 通信会报告错误、导致重新发送链路(同步信号已切换)。

我对跨通道设置 NCO 有疑问。 如何实现 NCO 同步？ 当通道由同一源供电且 NCO 设置为相同频率时、我观察到信号中从 POR 到 POR 的不确定延迟。

我已附加更新的脚本。

此致、

Daniel

e2e.ti.com/.../config.cfg

Dan、

  您需要在上电后进行复位、然后 使用  SYSREF 信号重置 NCO。

此致、

Jim

谢谢

我修复了 JESD 稳定性和 NCO 的问题。

现在、我面临着 ADC 满量程行为的问题。 ADS54J64应具有1.1V 的满量程范围、因此在输入为50 Ω 时、它的功率大约为4.8dBm。

当套件 ADS54J64EVM 以大约7-8dBm 的功率馈送时、我观察 IQ 数据上的满量程摆幅。 我已检查差分输入上的电压、其摆幅约为1.5V。 此外、当摆幅超过大约1.45V 时、FOVR (设置为-0.5dBFS)功能指示超范围。 还检查了信号发生器的功率是否为8dBm

为什么我观察到满量程大约为1.5V、而不是1.1V？ 我是否忽略了某些内容？

此致、

Dan

Dan、

您是否正确设置了抽取滤波器的通带？ 在 CHX 页面中、尝试将地址0x78设置为0x03。

此致、

Jim

你(们)好

模式6下的满量程问题可以通过使用混频器补偿(不知道为什么默认禁用它)和数字增益(采样器电平)来解决、这需要花费 NSD 去补偿。

模式6中的 IQ 不平衡问题仍然存在。 IQ 通道被交换 、其中一个通道是一个采样延迟到另一个采样(请参阅附件 I 与 Q)。 我已将其复制到我们的评估板中。

可以帮帮我吗？ 我仍然认为模式6的寄存器配置序列有问题。 根据数据表、来自 ADS58J64 EVM GUI 的日志毫无意义。 是对未执行文档的寄存器等的多次写入

I 与 Q

Dan、

我刚刚从度假回来、在许多岗位上落后。 我会尽快研究这个问题、但这可能需要几天时间。

此致、

Jim

Jim、您好！

我尝试对 ADC 配置进行一些逆向工程、但无法使其正常工作。 模式6中 IQ 不平衡的问题仍然未解决。 :(

此致、

Dan

你好

只需为面临类似问题的人进行更新。

我们通过在 FPGA 中进行校正、临时解决了 IQ 失衡问题。 基本上、我们以正确的顺序交换了信道、并在 Q 信道中移动了一个采样、因此 I->Q 为90°。 通过这种修正、性能(NSD、SNR、125MSPS 的 ENOB)可用于我们的应用。

最后一个问题是 NCO 重置、因此相位对齐。 我们尝试用突发方式馈入 SYSREF 输入(在 SYSREF 断电之前、寄存器0x6A：0x02)但没有成功。 我们应该知道什么吗？

我们尝试以500MHz 的频率为 ADC 馈送信号、并使用模式1来实现125MSPS 输出(时钟频率降低和抽取率降低的原因应该是相同的)、但我们无法建立 JESD 链路(在具有用户指南的 TSW14J56EVM 中或在我们的 FPGA 板中)。 除了设置模式1、FPGA JESD RX 125MHz 的参考时钟、JESD RX 设置相同、SPI 序列相同...

我对 ADS58J64有疑问。 它基本上是具有突发模式而不是平均功能的 ADS54J64吗？ 是否有可能在我们所需的配置下更好地工作？

此致、

Dan

Daniel：

模式6将起作用。 只需将地址0xAD 和0xAE 设置为0x06。

在 JP3设置为 FMC 模式时、CPLD 将使用来自 FMC 连接器的以下信号来控制 ADC 和 LMK SPI：

FMC_SCLK、FMC_SDIO、FMC_SDO、FMC_SEN_ADC 和 FMC_SEN_LMK。

如果您要在3线制 SPI 模式下使用 ADC 或 LMK、则 CPLD 将使用 FMC_DIR_CONTROL 来确定 数据线是用于写入还是读取。  FMC_D5和 FMC_D6是来自 FMC 的备用信号。

随附 CPLD 源代码。 如果需要、您可以根据需要通过驱动 FMC 引脚的控制器进行修改。

此致、

Jim   

e2e.ti.com/.../3652.ADS54J64EVM-CPLD-Code.zip

今天、我在建立昨天行之有效的 JESD 通信时遇到了问题。 SYNC 信号未置位、因为 K28.5 (0xBC)仅在通道 B C 和 D 上可见。我不知道发生了什么...

https://tutuapp.uno/ 、https://9apps.ooo/ 、 https://showbox.kim/

雪、

时钟出现后、您是否对 ADC 发出硬复位命令？

此致、

Jim

我也有这个问题、如果有人有解决方案、请告诉我

John、

CPLD 或使用模式6有问题吗？

此致、

Jim