[参考译文] AFE5832EVM：LVDS 在将测试模式从交替0和1更改为自定义测试模式后失去锁定

尊敬的穆明：

这个问题看起来更像是 FPGA 捕获时序问题。

尝试斜坡测试模式

您好 Praveen、

非常感谢您的回答。

我将回顾我的 FPGA 捕获设计。

我想问一下 TX_TRIG 的行为。 我知道器件初始化需要它、但每次更改测试模式时是否也需要它？

非常感谢

穆明

您好 Praveen。

非常感谢您的观看。

现在、我能够锁定全局模式和单个 LVDS 线路的交替模式(零和一)(使用 PAT_Select_IND)。 但是、当使用同步和斜坡模式时、我会得到非常不同的结果、如下所示：

1)     全局测试模式：

1. SYNC：当它应该为低电平时、LSB 一直为高电平(即1111100001)
2. 斜坡：斜坡很有毛刺和噪音

2)     2)单通道 PAT_LVDS：

1. SYNC：LSB 始终不稳定(即111110000X)
2. 斜坡：斜坡非常稳定，除了 LSB

为什么使用全局测试模式与单 LVDS 通道 PAT 之间有如此大的区别？

假设我使用的是 AFE5832EVM、它是由板载 CPLD 触发的。 EVM 和我的自定义接收器 FPGA 之间没有触发关系。

尊敬的穆明：

请确保 AFE 和 FPGA 解串器之间的数据格式、串行化输出数据的字节序、LVDS 串行化数据速率匹配。

您能否为全局模式和 Single_PAT_LVDS 模式的斜坡测试模式提供寄存器配置？

您好 Praveen、

在本主题之后、我将对 PAT 和全局测试用例使用 AFE5832 EVM 固件上的相同设置。
这些设置包括：二进制补码、LSB、DDR X1、10x 串行化和10位 ADC 格式。 我还附加了寄存器配置文件。

请注意、我使用的是 Xilinix FMC-ADC 连接器、而我的 FPGA 设计(基于具有15度相位分辨率的 PLL)仅占用一个 ADC 通道(其余通道连接到 FPGA 引脚、但被忽略)。

为什么我能在全球和 PAT 之间获得如此不同的行为？ 可以是某种串扰吗？  

10位的正确同步模式应该是什么？ 11111 11000、11111 10000或11111 00000？

非常感谢您的时间和支持。

穆明

e2e.ti.com/.../PAT.cfg

e2e.ti.com/.../Global.cfg

尊敬的穆明：

您是否已使用 AFE5832EVM 和 TI FPGA 数据采集卡 TSW1400EVM 测试了配置？

这样就可以消除 AFE 器件和 EVM 的问题。

您好 Praveen、

我正在开发定制的超声波板、需要连接定制的 FPGA 和 算法。 使用采集卡进行测试不适合我的情况。