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[参考译文] DAC37J84EVM:JESD 接口

Guru**** 2583175 points
Other Parts Discussed in Thread: DAC38RF82EVM, TSW14J57EVM

请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/818577/dac37j84evm-jesd-interface

器件型号:DAC37J84EVM
主题中讨论的其他器件: DAC38RF82EVMTSW14J57EVM

大家好、

我正在尝试将 DAC37J84EVM 与 Zynq UltraScale +连接、我需要帮助

我的方法和初始设置:

L = 8
M = 4
f = 1
K = 20
S = 1
线路速率= 7.3728Gbps
基准 clk = 184.32

1) 1) Vivado 方框图如下所示:

所有信号/样本的数据:

分配 signal0_sampl0 ='h7530;
分配 signal0_sampl1 = 16'h0001;

2) 2)我通过 AXI 对寄存器进行编程、在 Microblaze 中配置 JESD 接口、如下所示:

XIL_Out32 (ADDR_START+0x004、0x1);//重置 IPCORE
XIL_Out32 (ADDR_START+0x008、0x1);//支持 ILA -打开
XIL_Out32 (ADDR_START+0x00C、0x0);//加扰-关闭
XIL_Out32 (ADDR_START+0x010、0x1);// Sysref -始终
XIL_Out32 (ADDR_START+0x014、0x3);// ILA 中的多帧= 4
XIL_Out32 (ADDR_START+0x018、0x0);//测试模式=正常运行
XIL_Out32 (ADDR_START+0x020、0x0);//每帧八位位组 F=1
XIL_Out32 (ADDR_START+0x024、0x13);//每多帧数 K=20
XIL_Out32 (ADDR_START+0x028、0xFF);//使用的通道= 8
XIL_Out32 (ADDR_START+0x02C、0x01);//器件子类1
XIL_Out32 (ADDR_START+0x80C、(L << 24));// L = 7 (number_of _l线道-1)、DID = 0、BID = 0
XIL_Out32 (ADDR_START+0x810、(CS << 24)|(N1 << 16)|(N << 8)| M);// CS = 0、N'= 16-1、N = 16-1、M = 4-1  
XIL_Out32 (ADDR_START+0x814,(HD << 16));// CF = 0,HD = 1,S = 0,SCR = 0
XIL_Out32 (ADDR_START+0x818、0x0);// 0x818:RES1 = 0、RES2 = 0
XIL_Out32 (ADDR_START+0x004、0x1);//重置 IP 内核

注:我读回寄存器、以确保它们正确无误。

3) 3)我对 FPGA 和 Microblaze 进行编程
4) 4)我通过 USB 对 DAC 进行编程(DAC EVM GUI)  
5) 5) I RESET JESD 和触发 sysref

6) 6)在警报窗口中、仅 DAC PLL 未锁定。 我看不到任何其他警报、在(示波器/频谱分析仪)上看不到任何东西。  

我将时钟连接到 LED。 它们按预期闪烁(在时钟分频器之后)。

我不确定如何开始调试 DAC37J84EVM JESD 接口。

有什么建议吗?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Anton:

    我们的一位器件专家正在研究这一问题、并将很快与您联系。

    此致、

    Dan

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    Anton、

    我们没有 Zynq UltraScale+的示例项目、但我们有一个使用带有 KCU105开发套件的 DAC38RF82EVM 的示例项目。  此设置文件随附。 源代码可从以下链接下载。 看看这是否有用。 您也可以在 Xilinx 网站上找到示例项目。

    在您的设置中、确保 LMK 为 FPGA 提供正确的频率。 配置 EVM 后可能无法正确设置分频器。 您使用的是具有内部时钟还是外部时钟的 DAC? 如果在查看我发送的信息后仍有问题、请发送 GUI 的屏幕截图。

    此致、

    Jim

    e2e.ti.com/.../KCU105-DAC38RF82-841-JESD-Reference-Design-User-Guide.pdf

     

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    您好、Jim、

    感谢您的帮助!  
    我解决了问题、现在可以从 FPGA 发送样本并查看输出。
    我的设计适用于9.8304 Gb/s

    但是、当我尝试以12.288 Gbps 的速率运行时 、数据是垃圾的。

    我正在使用来自 GUI 的默认设置(默认设置适用于  9.8304Gbps)

    我感觉这是因为我使用的是长 FMC 连接器。 我尝试 使用此电缆将 DAC EVM 连接到 TSW14J57EVM、它适用于12Gb 线路速率。   我尝试使用不同的 SYSREF 模式(连续、脉冲(1、4、8))和不同的时钟分频器。

    有什么想法吗?

  • 请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

    尊敬的 Anton:

    我将继续并关闭此主题、但如果您仍面临问题、请随时发布新帖子。

    此致、

    Dan