[参考译文] ADS42JB49EVM：JESD 链路 ILA 序列与 JESD204B 协议不兼容

朱

此器件上的同步操作反相。 SYNC 变为高电平后、该器件启动 CGS。 CGS 完成后、SYNC 应被拉至低电平、ADC 将启动 ILA 序列。

此致、

Jim   

你好、Jim

  感谢你的帮助。

  实际上、我注意到 EVM 板的同步引脚错误。

  我将 KC705与此 EVM 板配合使用、我可以自己控制 Sync 引脚、而不是使用 Xilinx JESD204B IP。

  因此、我只需拉动同步功能、即可捕获从 CGS 到 ILA 的整个过程、并发现 ILA 与数据表不匹配。

朱

当您提到其他与协议匹配的芯片时、这些其他芯片是什么？ 更多 ADS42JB49器件或其他系列器件？ 您能否发送要加载到 ADC 中的配置文件？ 是否在时钟出现后发出硬复位？ 同步是否稳定？ 如果不是、这可以解释这一点。 从您的第一个 Chipscope 屏幕截图中、我可以验证链接是否稳定。

此致、

Jim

你好、Jim

   我们之前使用的是 ADS54J60、ILA 序列是正确的。   

   我们还使用 ADI 芯片、它们也是正确的。

   配置为预安装的 cfg 、名为 ADS42JB49_EVM_LMF421_250m.cfg、随软件一起安装。  

   我确信同步是稳定的、我们直接使用 FMC 引脚。

   在 Chipscope 中、您可以看到链接是稳定的。 问题是 ILA 进程多次发送额外的 K28.5。  

   您是否可以重复此问题、它非常简单、使用默认 cfg 文件、只需使用 VIO 拉 SYNC~信号、然后观察 GTX 信道信号、rxdata、rxcharisk 和 rxd色 散。 我还可以为您准备 Vivado 项目。

朱

这是 Xilinx 使用 KC705通过 ADS42JB69EVM 测试所有 JESD 功能创建的互操作性报告。 基于这一点以及来自我们测试组的数据、我认为 您的 FPGA 可能存在问题。 您使用的是哪个器件？ 您的5V 输入可提供多大的电流？

此致、

Jim