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[参考译文] ADC12DJ3200：环回延迟：具有 DAC38RF82的 ADC12DJ3200

admin
Guru**** 2387830 points
Other Parts Discussed in Thread: ADC12DJ3200, DAC38RF82
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/816079/adc12dj3200-latency-for-loopback-adc12dj3200-with-dac38rf82

器件型号：ADC12DJ3200
主题中讨论的其他器件： DAC38RF82

您好！

我们已使用 Virtex 7 (VC707)以5GSPS 的速率从 ADC12DJ3200 (JMODE 5)回送至 DAC38RF82 (81180)。

请提供从 ADC 到 DAC 的预期延迟。 FPGA 的处理延迟考虑为50ns。

此致、

Rajesh Khanna。

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    TI__Guru**** 2387830 points
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    Rajesh、

    每个器件的延迟将取决于模式(抽取、内插、NCO 等)  它们的工作频率。 数据表应包含这些数字。

    此致、

    Jim

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    TI__Guru**** 2387830 points
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    您好、Jim、

    ADC12DJ3200 (JMODE 5)数据表显示 tADC =-24.5且 TTX = 119 (最大值)的 tCLK。

    DAC38RF82 (LMFSHD = 81180、1x 插值)数据表显示289个 DAC 时钟周期。

    考虑到转换器中的这些延迟、需要5GSPS (200ps)的408个时钟周期。  

    根据 JESD 数据表、接收器80个时钟周期(最大值)、发送器60 个时钟周期(最大值)。总延迟为109.6ns。

    我们在 FPGA 中具有50ns 的处理延迟。 我们在看到回送的范围上获得560ns。

    请更正我们的问题、因为我无法理解我们是如何获得560 ns 的。 如果您已经做了一些实验、那么延迟应该是多少。

    此致、

    Rajesh Khanna。

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    TI__Guru**** 2387830 points
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    Rajesh、

    我假设您没有使用 DAC NCO 和混频器、也没有使用 ADC NCO。 DAC 的 RBD 和 K 设置是什么？

    此致、

    Jim

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    TI__Guru**** 2387830 points
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    Jim、

    k 我们使用的是20。 和 RBD 之间的关系19。

    此致、

    Rajesh Khanna。

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    TI__Guru**** 2387830 points
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    您好 Rajesh

    请注意、对于 ADC 延迟(时间)计算、必须使用应用的时钟频率、而不是单输入模式的有效采样时钟频率。

    对于 JMODE5和5GSPS、应用的时钟频率为2.5GHz 而不是5GHz。

    此致、

    Jim B

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    TI__Guru**** 2387830 points
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    Rajesh、

    在 DAC 侧、您需要考虑 RX 串行器/解串器数字延迟(请参阅数据表的第10页)和释放缓冲器延迟。 当 RBD = 19时、这将增加19帧时钟周期延迟。 帧时钟=(10 * F)/通道速率。

    此致、

    Jim