[参考译文] ADC12DJ3200：环回延迟：具有 DAC38RF82的 ADC12DJ3200

Rajesh、

每个器件的延迟将取决于模式(抽取、内插、NCO 等)  它们的工作频率。 数据表应包含这些数字。

此致、

Jim

您好、Jim、

ADC12DJ3200 (JMODE 5)数据表显示 tADC =-24.5且 TTX = 119 (最大值)的 tCLK。

DAC38RF82 (LMFSHD = 81180、1x 插值)数据表显示289个 DAC 时钟周期。

考虑到转换器中的这些延迟、需要5GSPS (200ps)的408个时钟周期。  

根据 JESD 数据表、接收器80个时钟周期(最大值)、发送器60 个时钟周期(最大值)。总延迟为109.6ns。

我们在 FPGA 中具有50ns 的处理延迟。 我们在看到回送的范围上获得560ns。

请更正我们的问题、因为我无法理解我们是如何获得560 ns 的。 如果您已经做了一些实验、那么延迟应该是多少。

此致、

Rajesh Khanna。

Rajesh、

我假设您没有使用 DAC NCO 和混频器、也没有使用 ADC NCO。 DAC 的 RBD 和 K 设置是什么？

此致、

Jim

Jim、

k 我们使用的是20。 和 RBD 之间的关系19。

此致、

Rajesh Khanna。