[参考译文] ADS54J20：从 LMK0482x 到 FPGA 的时钟连接(ADS54J20 + DAC37J82)

admin

Other Parts Discussed in Thread: ADS54J20, DAC37J82, ADS54J20EVM, LMK04828

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1167530/ads54j20-clock-connections-from-lmk0482x-to-fpga-ads54j20-dac37j82

器件型号：ADS54J20
主题中讨论的其他器件： DAC37J82、 LMK04828

你好！

我们有一个新项目、希望通过 JESD204B 并借助 Xilinx Ultrascale+ XCZU4CG 连接两个 ADC 和一个 DAC。

我已经阅读了有关 JESD204B 的几个信息、但我仍然有一些问题、尤其是关于将时钟从 LMK0482x 连接到 FPGA 的问题。

我们目前的计划：
- MPSoC XCZU4CG-1FBVB900E
- LMK0482x PLL/时钟清除器
- 2个 ADS54J20器件(4个 ADC)
- ADC LMFS 配置8224。因此、每个 ADS54J20器件具有8条速率为5Gbps 的通道(总共16条通道)。
1 x DAC37J82 (2个 DAC)
- JESD204B 子类1

我的问题：
-我们是否必须将"器件时钟"连接到 MGTREFCLKxP/N 或 FPGA 时钟引脚(GC、QBC)？
-我读出 SYSREF 必须连接到 FPGA 时钟引脚。而是连接到哪个时钟引脚？它们是否有特殊要求、例如 HP 组的 GC 或 QBC 时钟引脚、或者 HD 组上的 HDGC 时钟引脚是否正常？
- SYNC 是否需要 HP 存储块上的通用 I/O、或者 HD 存储块上的任何引脚是否正常？它是否应该与 SYSREF 时钟位于同一个组中？

此致、

1 年多前

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Andre、

我很快会有人就此与您联系、以提供指导。请给我一两天时间。

谢谢、

Rob

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Andre、

FPGA 需要来自 LMK 的两个时钟：一个连接到 MGTREFCLK 引脚、一个连接到 GC 类引脚(差分)。第二个驱动 JESD IP 的应用(示例)端。如果 DAC 和 ADC 线路速率不同、则需要第三个时钟连接到另一个 GC 引脚。

SYSREF 不用作时钟、可以连接到任何引脚。它不需要与 GC 时钟引脚位于同一组中。同步也是如此。

关于同步引脚的一点是，如果它们是差动的，则如果您选择不支持所需信号电平的组，则可能需要执行外部端接/偏置。

此致、

阿迈德

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

Andre、

另外，请遵循随附的路由指南信息。 DAC 的器件时钟和 SYSREF 布线长度应匹配、但不必匹配 ADC 或 FPGA 时钟的长度。

此致、

Jim

e2e.ti.com/.../Subclass-1-clock-routing.pptx

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Rob、Ameet 和 Jim：

非常感谢大家的帮助和信息！

以下内容有点令人困惑：大多数文档显示了从 ClockGen 到 FPGA 的"器件时钟"和"SYSREF"。但据我从 Ameet 了解、从 ClockGen 到 FPGA 有两个时钟(MGTREFCLK 和 JESD IP 时钟)加上 SYSREF、而 SYSREF 不是 FPGA 端的时钟。

我在这里以图形的形式插入了我们当前的计划状态。我对 ClockGen 和 FPGA 之间的 SYSREF 连接有点不清楚。在 ClockGen 一侧、它应该是 SDCLKout、对吧？在 FPGA 侧、是否有任何单个 IO 引脚？这对我来说是错误的。

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

Andre、

Ameet 将帮助解决 FPGA 时钟问题。确保 FPGA 与 ADC 和 DAC 之间的数据线采用交流耦合。您的图中未提及这一点。

此致、

Jim

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好、Ameet、

感谢你的帮助！您能在本主题中查看我下面的答案吗？谢谢！

此致、
Andre

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

您好 Andre、

也请确认 DAC JESD 的线路速率。您刚才提到 ADC JESD 通道为5Gbps。

您通常使用 DCLKOUT*作为系统中所有器件的时钟源(包括 FPGA 的 MGT 参考时钟和应用参考时钟)。请注意、FPGA 可能需要两个应用时钟和两个 MGT 参考时钟(基于 ADC 和 DAC 线路速率)。

对于 SYSREF，通常使用 SDCLKOUT*。这些都是差动的。同样、您可能需要将 Tx 和 Rx SYSREF 分别连接到 FPGA (取决于每侧的多帧周期)。

此致、

阿迈德

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

尊敬的 Ameet：

非常感谢您的进一步帮助！

DAC 的线路速率尚未最后确定。我们有两种可能的费率：

Fdata = fDAC = 1 GSA/s (无内插、fSERDES = 5Gbps)
Fdata = 800 MSA/s、fDAC = 1.6 GSA/s (x2插值、fSERDES = 4Gbps)

因此、当您写入时、我们将器件时钟(DCLKOUT)和 SYSREF (SDCLKOUT)以及 MGTREFCLK (DCLKOUT)两次从 LMK0482x 路由到 FPGA、以保持灵活性。

我想我们几乎完成了初步规划。

我想知道为什么在 ADS54J20EVM 演示板上、SYSREF 信号在 LMK04828和 ADC 之间进行交流耦合。这些不应该是直流耦合？
如果我们在 DAC37J82上使用 SYNC_N_AB + SYNC_N_CD 而不是差动 SYNCB、您是否会看到任何缺点？ SYNC_N_AB/CD 的 CMOS 电平允许我们在 FPGA 上使用具有 CMOS 电平的简单 HD IO 引脚。

请查看我们的以下更新图。

此致

Andre

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

Andre、

SYSREF 可以是交流耦合或直流耦合。使用直流耦合时、用户必须确保正确设置共模电压、这可能需要额外的器件、具体取决于驱动此输入的器件和使用的电压标准。 LMK 未为 LVDS 选项指定最小值、典型值接近 ADS54J20 LVDS 规格的下端。这是我们选择不对 SYSREF 进行直流耦合的原因之一。

我在单端与差分同步方面看到的唯一优势是单端需要少一条迹线。

此致、

Jim

0 admin 1 年多前

TI__Guru**** 669750 points

请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

你好！

非常感谢您的进一步信息和澄清！

此致、
Andre

数据转换器（参考译文帖）

数据转换器（参考译文帖）(Read Only)

[参考译文] ADS54J20：从 LMK0482x 到 FPGA 的时钟连接(ADS54J20 + DAC37J82)