[参考译文] ADS54J20：从 LMK0482x 到 FPGA 的时钟连接(ADS54J20 + DAC37J82)

您好 Andre、

我很快会有人就此与您联系、以提供指导。 请给我一两天时间。

谢谢、

Rob

您好 Andre、

FPGA 需要来自 LMK 的两个时钟：一个连接到 MGTREFCLK 引脚、一个连接到 GC 类引脚(差分)。 第二个驱动 JESD IP 的应用(示例)端。  如果 DAC 和 ADC 线路速率不同、则需要第三个时钟连接到另一个 GC 引脚。  

SYSREF 不用作时钟、可以连接到任何引脚。 它不需要与 GC 时钟引脚位于同一组中。 同步也是如此。  

 关于同步引脚的一点是，如果它们是差动的，则如果您选择不支持所需信号电平的组，则可能需要执行外部端接/偏置。  

此致、

阿迈德  

Andre、

另外，请遵循随附的路由指南信息。 DAC 的器件时钟和 SYSREF 布线长度应匹配、但不必匹配 ADC 或 FPGA 时钟的长度。

此致、

Jim

e2e.ti.com/.../Subclass-1-clock-routing.pptx

尊敬的 Rob、Ameet 和 Jim：

非常感谢大家的帮助和信息！

以下内容有点令人困惑：大多数文档显示了从 ClockGen 到 FPGA 的"器件时钟"和"SYSREF"。 但据我从 Ameet 了解、从 ClockGen 到 FPGA 有两个时钟(MGTREFCLK 和 JESD IP 时钟)加上 SYSREF、而 SYSREF 不是 FPGA 端的时钟。

我在这里以图形的形式插入了我们当前的计划状态。 我对 ClockGen 和 FPGA 之间的 SYSREF 连接有点不清楚。 在 ClockGen 一侧、它应该是 SDCLKout、对吧？ 在 FPGA 侧、是否有任何单个 IO 引脚？ 这对我来说是错误的。

Andre、

Ameet 将帮助解决 FPGA 时钟问题。 确保 FPGA 与 ADC 和 DAC 之间的数据线采用交流耦合。 您的图中未提及这一点。

此致、

Jim

您好、Ameet、

感谢你的帮助！ 您能在本主题中查看我下面的答案吗？ 谢谢！

此致、
Andre

尊敬的 Ameet：

非常感谢您的进一步帮助！

DAC 的线路速率尚未最后确定。 我们有两种可能的费率：

• Fdata = fDAC = 1 GSA/s (无内插、fSERDES = 5Gbps)
• Fdata = 800 MSA/s、fDAC = 1.6 GSA/s (x2插值、fSERDES = 4Gbps)

因此、当您写入时、我们将器件时钟(DCLKOUT)和 SYSREF (SDCLKOUT)以及 MGTREFCLK (DCLKOUT)两次从 LMK0482x 路由到 FPGA、以保持灵活性。

我想我们几乎完成了初步规划。

• 我想知道为什么在 ADS54J20EVM 演示板上、SYSREF 信号在 LMK04828和 ADC 之间进行交流耦合。 这些不应该是直流耦合？
• 如果我们在 DAC37J82上使用 SYNC_N_AB + SYNC_N_CD 而不是差动 SYNCB、您是否会看到任何缺点？ SYNC_N_AB/CD 的 CMOS 电平允许我们在 FPGA 上使用具有 CMOS 电平的简单 HD IO 引脚。

请查看我们的以下更新图。

此致

Andre