[参考译文] DAC8830：SPI 时序合规性与放大器；可靠性

尊敬的 Ian：

您可以共享原理图吗？ 这种交叉耦合看起来非常极端、您是否确信数字线路不会浮动？

您对 LDAC 引脚执行了什么操作？

谢谢、

Paul

尊敬的 Paul：

我验证了数字线路(SCLK、CS、DIN)是否全部连接到 DAC8830的相应引脚、并将我的测试引线之一交换为10M 欧姆、并按预期使用更少的探头耦合测量信号：

原理图如下：

输出继续不可靠地更新(重复的 SPI 命令突发似乎正常工作、而间隔间隔重复似乎不太可靠)。

如果您对可能出现的问题有任何想法、我很乐意听到！

谢谢、

Ian

我对数据表做了一些进一步的研究、我只想说、我看到的问题类似于 DAC8831、其中 LDAC 引脚未被正确拉取、因此输出不会更新、尽管 SCLK/CS/SDI 信号完整性良好。 我不知道芯片的内部差异、但可能有些东西会耦合到 DAC8830中触发等效 LDAC 机制的任何东西。

Ian

尊敬的 Ian：

您能否在更新过程中提供 CS、SDI、SCLK 和 VOUT 的屏幕截图？ 我想知道是否违反了某些时间。  您能否再次检查潜在的组装问题、例如 VDD 和 GND 引脚上的焊点较弱？ 有时、这会导致写入不可靠。   

此外、在 这些写入过程中可能值得监控 VDD 引脚。  输出是否可能实际上处于锁存状态、但某些瞬态负载会导致电源崩溃？

谢谢、

Paul

尊敬的 Paul：

感谢您的回复。 我认为这也可能是布局问题、因此我获得了 DAC8831/32EVM 版本 A、遗憾的是、芯片负载的输出存在类似问题。

VOUT 保持其之前的值、大约是运行 SPI 写入序列的14/15倍。 它将更新到正确值的另一个1/15时间。 以下是 SPI 信号的屏幕截图：

我之前仅上传了 CS 和 SCLK、因为我认为 SDI 不会影响芯片是否更新。

下面是触发至 CS 下降沿的 VDD：

我之前也提到过这一点、但在简单地发出 SPI 命令时、我还没有看到电源轨受到严重干扰。

这是因为我的模拟和数字接地短路了吗？ 或者、根据上面的波形、可能会出现时序问题？

再次感谢、

尊敬的 Ian：

计时看起来不错、但电压看起来很低、大约为0.5V。  示波器是否存在一些奇怪的缩放？ VIH 为2.1至2.2V、您的 VHIGH 应大于该值。

否则、您能否查看是否调节 SPI 速度以产生效果？ 尝试一个非常慢的时钟、可能是10kHz。  如果可行、我怀疑存在某种路由问题。

谢谢

Paul。

是否有更新？

尊敬的 Paul：

对于您的第一个评论、我在前面的答复中提到、我已切换到10M 导联来减少失真测量波形的电感耦合。 我的示波器具有1M 输入、因此基于此、预期观察到的波形会衰减10倍。 不过、为了避免这种混淆、我应该将示波器上的衰减设置更新为10倍！

其次、我没有时间执行较慢(kHz)的时钟测试。 不过、压摆率将是相同的(连接到 FPGA)、因此仍会有高频分量。

为了帮助我们解决该问题、我来概述一下硬件配置：

我们有一个带有 Xilinx Spartan-6 FPGA 的主板、它使用多线连接器将信号线跳转到 DAC8830所在的子板。
我所显示的测量是在连接器上进行的、尽管我探测了 DAC8830的引脚以验证那里的信号是相同的。
我获得了一个"DAC8831EVM Rev A"板、对其进行了配置并将其直接连接到主板以代替子板、并观察到了同样的结果。 (DAC 的输出似乎更新了大约1/15次)。

由于从主板发出的信号看起来很好、并且我们的子板和 EVM 的运行方式相同、这就意味着这个问题不是由布局造成的。 不过、在这两种配置中、DAC 的数字接地和模拟接地都短路、因此我认为这可能会导致问题振铃。

请告诉我您的想法、并感谢您就此提出的建议！

Ian

尊敬的 Ian：

如果直接在引脚处测量、边缘是否干净？ 只要 AGND 和 DGND 短接并与 FPGA 的本地接地短路、就可以了。

谢谢、
Paul