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由于谐波杂散、测得的 SFDR 为48dBc、而数据表中预期的 SFDR 为84dBc。 16MHz 的输入正弦波频率和80MHz 的时钟频率应用于 ADS5562EVM 电路板、并在 U15上添加了 LVDStoCMOS 转换器。 随附测量的 SFDR 图。
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由于谐波杂散、测得的 SFDR 为48dBc、而数据表中预期的 SFDR 为84dBc。 16MHz 的输入正弦波频率和80MHz 的时钟频率应用于 ADS5562EVM 电路板、并在 U15上添加了 LVDStoCMOS 转换器。 随附测量的 SFDR 图。
您好 ALB,
很抱歉耽误你的时间。
1.您发送的 FFT 图中的本底噪声为波浪(预期为平坦)。 只有在发送输入信号时才是这样吗? 您能否发送具有输入0V 差分输入信号的图?
2.您对输入应用的输入信号幅值是多少? 我看到 FFT 图的振幅未标准化为0dBFS。
3."在 U15上添加了 LVDStoCMOS 转换器"-此 EVM 上没有 U15。 请您澄清一下吗?
此致、
Vijay
您好、Albert、
在 FFT 图中、当您将"无信号"条件与"有输入"条件进行比较时、本底噪声增加~20dB。 这是不可预料的。 从第6.15.1节的数据表图中可以看出、在小信号条件下到-1dBFS 输入信号时、本底噪声几乎保持不变。
您能否查看时域数据并确保信号不会使 ADC 饱和?
2.您是否使用了精细增益选项? 如果是、您可以使用3.4V p-p 信号使 ADC 饱和。
3.您能否缓慢增大输入信号电平并查看本底噪声何时变差? 是渐进的还是突然的
我已经从中央存储库订购了 EVM、以便在我的实验中对此进行测试。 我应在星期一之前收到。 我将进行测试、然后向您返回结果。
此致、
Vijay
您好、Albert、
此测试是使用测试台上的评估板完成的。 我使用 TSW1400EVM 进行数据采集。
两个 SMA100A 信号发生器用于生成时钟和输入音调。 我使用了 TTE 带通滤波器(器件型号:kc4t-15.5M-775k-50)进行输入音调。 有关滤波器规格的更多信息、请访问:
滤波器的目的是抑制信号发生器的谐波。 我没有在时钟输入上使用过滤波器。 正如您看到的、SNR 随着输入振幅的增加而下降、原因可能是时钟输入上的噪声。
我在默认设置下使用了评估板。 我尚未添加 LVDS 至 CMOS 转换器(U15)。 但是、由于这在数字领域、它不应影响性能。 15.5MHz 频率下的输入幅值约为15dBm。 对于16MHz 的情况、由于滤波器中心频率为15.5MHz、因此源的输入振幅要高得多。
此致、
Vijay