[参考译文] ADS7142-Q1：时钟扩展

大家好、

谢谢。

Shai

您好！

默认情况下、器件不执行时钟扩展。

如果器件需要、此功能将自动打开。

如果从器件不支持时钟/总线速度(例如、从器件数据未就绪)、并且从器件将保持时钟低电平直到它准备好恢复、则时钟展宽将自动发生。

您计划以多高的速率运行器件？ 请务必使 Tsclk 低电平时间大于1.8us、以避免时钟拉伸。

您的 CPLD 很可能不支持这一点。

此致

Cynthia

您好、Cynthia、

我们正在尝试了解在我们的特定操作模式下 CLK 拉伸是否不会激活。

这意味着在手动模式下工作、并根据需要读取 A2D (仅连接一个通道)的值、

或者是否有频率或工作模式、它们是否建议确保不存在 CLK 拉伸

您能否验证我们是否计划在100KHz SCL 下工作、这意味着每个周期为10usec、Tscl-低电平为5usec>1.8usec

这意味着在手动模式下不会出现任何时钟拉伸，根据此说明：

快速响应时间对于我们的设计至关重要、需要快速解决这一问题、我们对此深表感谢。

非常感谢。

此致、

Shai