[参考译文] ADC34J43：数据转换器论坛

您好、Diversger、

1. 我的目标采样率为80M。 那么、进入'CLKP'的时钟和'CLKM'应该是80MHz、对吧？
   是的、正确。 借助我们的 FPGA 数据采集卡、我们还需要提供一个采样时钟频率翻倍的 FPGA 时钟。  
2. 我发现 ADC34J43EVM 使用100MHz VCXO、因此我尝试在 PLLatinum Sim 中获取80MHz 输出、并按如下方式失败。 那么、如果我想在  这个电路板上以80MHz 的频率评估 ADC34J43、我必须启用内部分频器、对吧？

在随附的文件中、有一些寄存器写入将 LMK04828 (与 LMK04832非常相似)设置为此模式。 因此、基本而言、我们将 PLL 输出设置为可分频为160MHz 和80MHz 的频率。 您还可以下载 ADC34J43EVM 的 GUI、并在仿真模式下加载这些文件(无需 EVM)、您可以在 to.e2e.ti.com/.../7178.Configuration-Files.zip 上看到正在设置哪些 LMK 分频器

1. 是否有关于如何使用 PLLatinum 的任何文档？

我不直接支持 PLLatinum 工具、因此我需要指引您在 HSDC-HSSC 论坛上发布新主题。 我建议查看还支持 LMK04832配置的软件工具 TICS Pro。

http://www.ti.com/tool/TICSPRO-SW\

此致、

Dan