[参考译文] ADC3244：同步多个 ADC

好的、我认为我了解 SYSREF 解决方案。  我在硬件方面有一个设计、我没有连接 SYSREF、因为文档内容相当粗略、似乎表明它只是用于时钟分频、但我将对此进行研究。  同时、关于一起打开时钟-在时钟停止时、在 ADC 中复位和设置寄存器是否存在任何问题。  因此、只要我能够在低电平期间启用时钟、这样我们就不会出现任何毛刺脉冲或短脉冲、还有其他原因不可靠吗？

再次感谢、

Ryan

您好、Ryan、

未应用时钟时、配置 ADC 寄存器不应出现任何问题。

直观地说、我认为、只要所有采样时钟源的长度都匹配(电缆/布线等)、并且源自同一个时钟源(频率/相位锁定)、就不会出现任何问题。 实际上、不同 ADC 内的孔径延迟可能存在一些差异(仅来自 IC 制造过程中的过程变化)、但我不知道这是否足以导致您最初报告的 fclk 相位问题。

您是否能够进行实验、并查看同时启动时钟是否按预期工作？

此致、

Dan

Dan、您好！

是的、我将在下周开始。  我一直使用一个通道来验证接口、我将在 FPGA 中添加代码以支持多个通道。  我可以按照我所述控制时钟、该设计确实包含了匹配的长度和单个时钟源。  我可以访问电路板上的 sysref 引脚、但它们不直接连接到 FPGA -尽管我可以添加补丁来连接它们、但这不是我的首选。  感谢你的帮助。  sysref 信息是如何尚未将其纳入 ADC3244数据表的？

Ryan

我第一次尝试关闭时钟、进行设置、然后打开时钟、但没有工作。 我仍有一些探测要做的事情、以确保一切都按照我认为的方式工作、但看起来我将尝试 sysref。 是否有办法使用单端3.3V 信号来驱动它？  我是否可以将同一信号连接到所有5个 ADC 输入？

再次感谢、

Ryan

我还将探讨用于驱动 SYSREF 的其他选项。  一种是使用我的单端1.8V 复位控制。  ADC 能否仅使用串行接口命令进行复位、还是需要硬件复位脉冲？  如果我需要一个新信号来驱动 SYSREF、我将不得不使用来自 FPGA 的3.3V 输出。  从数据表中可以看出、绝对最大值为1.8V。  信号也会在内部偏置。  我们已交流耦合了 SYSREF 输入(P 和 N)、但 ADC 位于子板上、因此我将引脚带到 FPGA 板、但将它们端接在连接器上、通过下拉电阻接地、因为我认为我不需要该信号。  我可以使用高达1.8V 的上拉电阻器、并使用三态电压驱动3.3V 信号、以实现高电平、也许可以。  我们非常感谢您的任何建议。

谢谢、

Ryan

您好、Ryan、

在数据表中、它指出 ADC 需要硬件复位(第54页)。

您能否进一步解释一下前一次为所有 ADC 打开时钟源的测试中发生了什么？ 数据是否未对齐、或者是否发生了其他情况？

您是否能够共享原理图？ 如果最初未考虑到 SYSREF、则驱动 SYSREF 会有点不方便、因为共模并不是全部通用的。 也许您可以将复位输出用作单稳态 SYSREF 脉冲、但我不知道您的电路板上有哪些配置。

此致、

Dan

Dan、您好！

是的、我读过有关复位的内容、但它说的串行命令复位基本上是一样的、所以我想知道是否可以跳过硬件复位。  不管怎样、问题是我怀疑的、一些 ADC 帧时钟与其他时钟相差180度、似乎无法预测。  我的启动序列是： 时钟关闭、同时对所有 ADC 进行复位脉冲、通过串行命令依次设置每个 ADC、然后同时对所有 ADC 进行计时。  我无法真正了解我还能做些什么、我也不能真正理解为什么有些样片基本上是1个样本。  某种启动方式、或者时钟如何进入芯片？  我将尝试附加一张 ADC 连接图。  我将使用由 FPGA 从单个内部时钟产生的匹配长度 LVDS 时钟来驱动每个 ADC。  时钟和 SYSREF 接口显示在页面底部。  用于两者的交流耦合100 Ω 终端器。  正如我说过的、时钟由 LVDS 驱动。  SYSREF 的 P 和 N 通过 FPGA 板的连接器从该板引出、但端接有下拉电阻。  我们可以将其连接到 FPGA、但 LVDS 输出很困难。  我还可以使用2个互补3.3V 输出。  当然、上拉至1.8V 时、3.3V 输出为三态。  数据表似乎指示 sysref 输入可从0驱动至1.8V。  当然、这里的大问题是 sysref 接口没有很好的记录。  实际上、在3244数据表中几乎没有任何东西。  这些文档表明它用于我不使用的分频时钟、因此我对接口进行了全面折扣。

Dan、您好！

还有一个问题-我假设当这种不同步情况发生时、跨多个 ADC 的采样仍然是真正同步的、只是有些 ADC 是后面的一个采样。  我想我必须通过执行一个或多个步骤来检查它、但我假设对于一个 ADC、它在     连续的帧时钟上提供采样 S0、S1 S2、S3 S4、S5、S5、S5、S5、S6、而其中一个偏移的是在  连续的帧时钟上提供 S1、S2、S5和 S6。  这有道理吗？

Ryan

您好、Ryan、

是的、这是正确的思考方式。 ADC 仍在对相同的数据进行采样(在初始采样实例之后)、但它们只是偏移。

出于某种原因，共享的附加物没有通过。 您可以在 zip 文件中添加映像吗？

为了解决使用 SYSREF 的问题、您可能会尝试以下操作：

-提供时钟

-复位 ADC

-对 ADC 寄存器进行编程

虽然数据表中没有说明、但我认为这种方法可能起作用。

此致、

Dan

Dan、您好！

这很容易尝试-我今天下午会尝试。  复位是否需要与采样时钟同步？  我也可以轻松实现这一点。

Ryan

嗯、它似乎在工作！  我应该比我更兴奋、但这是因为我不能再让它失败了。  我还认为我对测试设置感到困惑、我认为它们始终保持同步。  我正在使用 Xilinx FPGA 中的内置逻辑分析仪功能、但它不想直接监控帧时钟、因此我为每个通道生成了一个在帧时钟上升沿切换的信号。  这些通常是180度相位差、但它们同时切换、这意味着帧时钟上升沿都是同时发生的。  奇怪的是、如果我仅重置并重新设置一个 ADC、它与其他 ADC 保持同相。  似乎应该有50-50的机会脱离相位。  我想、我肯定需要直接监控帧时钟。  这是一个更困难的测试、当然 、我会继续进行测试...

再次感谢、

Ryan