[参考译文] 哪些 JESD204B 线路的长度应匹配？

您好 Canberk、

我们将仔细研究您的问题、并将很快与您联系。

此致、

Dan

坎伯克

1 -我想、DAC 的 RX 线路不必与长度匹配？ (当然、两条差分线路的长度应匹配)

正确。

2-同样的 ADC 的 TX 线不必进行长度匹配，对吗？  

正确。

3 - ADC 的 SYSREF 和 CLKIN 的长度应该匹配正确吗？ 但我不知道是否所有 ADC1的 ADC2和 DAC 的 SYSREF 和 CLKIN 都应进行长度匹配？  

所有 ADC 和 DAC 的 SYSREF 和 CLKIN 需要相互匹配以实现确定性延迟。    

4-我不知道同步行是否应该与其他差分线路的长度匹配？  

如果使用子类1、同步不必与任何内容匹配。 如果使用子类0或2、在大多数情况下、SYNC 的长度必须与其他时序要求相匹配。

此致、

Jim   

非常感谢 Jim、  

关于问题3、我没有完全理解、例如 ADC1的 SYSREF 和 CLKIN 需要进行长度匹配、这是可以的、但也需要与 DAC 的 SYSREF-CLKIN 和 ADC2的 SYSREF 和 CLKIN 线路进行长度匹配、对吧？  

此致、  

坎伯克  

非常感谢 Jim、他非常乐于助人。  

尊敬的 Jim：  

我有最后一个问题。 千兆通道的参考时钟是否必须长度匹配？ (GBTCLK-1和 GBTCLK-2)顺便说一下、我将 LMK04828用于时钟生成和 FPGA。

能否将 LMK04828的可编程数字延迟用于输出信号同步。  

此致、  

坎伯克  

坎伯克

这些应匹配、并且应与进入 FPGA 的 SYSREF 对匹配。

此致、

Jim

Jim、  

如前所述、FPGA 逻辑的参考时钟和 SYSREF 必须匹配。 我还应该将 GBT (或 GBT)时钟(对于 FPGA 的 MGT)信号与其匹配吗？  

此致、  

坎伯克  

坎伯克

当 JESD204B 标准首次推出时、Xilinx 为 TI 创建了固件、以便将 Xilinx FPGA 开发板与我们的 JESD204B 板连接起来。 该早期固件同时使用内核时钟和参考时钟。  不需要为内核时钟使用单独的时钟。 使用 Alter FPGA 的 TSW14J56EVM 不使用内核时钟。 我不确定您使用的是什么固件或 FPGA、但我猜您不需要内核时钟。 如果您计划使用多个参考时钟(GTX_CLK)、我会使这些匹配的长度。 在大多数情况下、您应该只需要其中一个时钟。

此致、

Jim