您好！
我正在调试一个由四个 ADS1675组成的 DAQ 系统、这四个 ADS1675预计会同时采样和输出数据、但不会。 我测量 DRDY 的到达时间偏差约为10。 100纳秒。 这些器件配置为高速 LVDS 模式、并以4MSPS 的全速连续运行。 输出数据正确(对应于模拟输入)。
START 同步到 CLK 的下降沿、并在保持高电平之前脉冲3个 CLK 周期。
在数据表(SBAS416D)的时序要求下：高速 LVDS 第7页是符号 tSTCLK 的设置要求、给出时间为-3..3ns。 如何理解最长设置时间？
2.在时序要求下：从第9页开始是一个到给定上升沿的最小建立时间0.5 tCLK、这与第1点相反。
您是否知道数据输出为何不是同步的？ 多个同步的 ADS1675之间的 DRDY 输出时间可实现或典型偏差是多少？
此致。
您好、Keith、
我附上了一个图表。 STARTa 是我解释数据表要求的版本。 我在10月15日的最后一份承诺中提出了 STARTb 版本。 START 的上升沿为0.6… CLK 上升沿之后为3.2ns。 显然不符合数据表的设置时序要求。 您是否仍然没有看到使用版本 STARTb 的理由？
“严格”一词指的是 CLK 下降沿附近6ns 的窄眼。 这会导致设置和保持时间为12ns。 常见的触发器、例如 SN74AUC1G74、需要大约0.4ns。
此致。
您好、Keith、
在计算了 ACLK 上升沿和第一个 DRDY 之间的 CLK 周期(根据表6、该周期应为1324)之后、我和我的同事得出以下结论：
数据表 tSTCLK 设置时间中的时序要求、开始上升沿到 CLK 下降沿的最小值=–3ns 且最大值= 3ns 意味着 CLK 下降沿的建立时间 Tsu 为3ns、保持时间 TH 为3ns。 这样、建议的版本 STARTb 将是正确的、版本 STARTa 将是关闭限制。
您可以确认这一点吗？
此致。
您好！
现在我了解您的问题。
START 的上升沿必须位于窗口内部、+/-3ns、大约为 CLK 的下降沿、而不是在此窗口之外。 在您之前的图纸中、STARTb 不在此窗口范围内、不符合数据表图2中的要求。
STARTa 信号位于该窗口内、确实满足图2中所示的时序要求。
此致、
Keith
