您好！
我在 TSW14J56和 DAC37J84EVM 之间运行12.288GB JESD 链路(换序关闭)。
不过、我可以看到数据、DAC GUI 显示 发生了大量8b/10b 错误、并且没有对齐错误。 大量错误会导致链路重新同步、并且输出波形将 在重新同步期间消失。
此外、我注意 到、在换序时、我得到的 错误数减少了8b/10b (0-5000并且缓慢增加)、但 对齐错误数增加(总体链接0错误计数小于未换序的错误数)。
1) 1)在定制构建板上、可以采取哪些措施来改进 BER？
2) 2)从数据表中、不清楚如何使用眼图扫描。 我需要 JTAG 吗？ 这可以通过 SPI 实现吗？
3) 3)我是否需要其他软件来运行眼图扫描？
谢谢、
安东
你好，Kang，
DAC 模式如下所示。
重新连接主板未解决问题。 我注意到、误差量取决于 TSW14J56发送的波形类型。 更简单的波形显示的误差更少。 此外、FMC 连接器非常敏感、旋转/按下会影响误差量。 还有哪些因素会影响 JESD 链路的 BER？
您能否提供 DAC38RF8x_eye_scan GUI 软件？ 是否可以将"使用 DAC38RFxx 进行眼图扫描测试"应用手册应用于 DAC3XJ84？ 步骤是否相同？
安东
我注意到以下设置显著改善了 BER。
请提供有关 CDR 算法和均衡方法的更多信息。 (数据表表7："有关更多详细信息、请参阅第7.2.5.1节。。"。 数据表中没有此类章节)。
您好！
关于 [quote user="Anton Gvozdev">您能否提供有关 CDR 算法和均衡方法的更多信息。 (数据表表7："有关更多详细信息、请参阅第7.2.5.1节。。"。 数据表中没有此类章节)。 [/报价]
有一个排印错误、应参阅以下部分：
Anton、
我们需要了解您的策略以及您的应用中需要此类信息的需求。 目前的 CDR 设置已针对短距离应用进行了调整、专门针对 JESD204B 进行了调整。 假设 FPGA 和 DAC 之间同步 SERDES (即参考时钟同步)
如果您在 FPGA 和 DAC 之间使用异步 SERDES、则可能需要对 CDR 进行调优。 对 CDR 调优的支持超出了典型的数据转换器支持范围、我们无法在 JESD204B 环境之外的逐例支持该功能。 (即根据 SERDES 的跟踪速率和异步速率调整 CDR)。
我能做的最好的事情就是参考我们 CDR 算法的以下指南。 CDR 算法和设置遵循典型的 CDR 架构。 请看一下。 TI 无法在 CDR 调优方面提供更多支持。
