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[参考译文] DAC81408：外部 LDACn 未激活至 CSn 激活的时序。

admin
Guru**** 2387230 points
Other Parts Discussed in Thread: DAC81408
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/855350/dac81408-timing-for-external-ldacn-inactive-to-csn-active

器件型号：DAC81408

我的设计使用前4个通道作为任意波形发生器、以400kHz 更新速率(50MHz SPI)运行、然后同步更新它们。 其余四个 DAC 用作可随时更新的实用 DAC。 我的 RTL 设计对前4个通道使用流模式、然后在前4个 DAC 进行流处理后、针对4个实用程序插槽中的一个插槽对通道更新进行插槽更新。 但是、在对 DAC 1-4进行流式传输、然后发出 LDACn 选通脉冲后、如果下一个 DAC 是 DAC5、我会遇到问题。 其他3个工作正常。 在流选择之后、LDACn 与选择下一个连续 DAC 之间是否存在时序关系 sip？   

同样、我的序列是：

1) 1) CS 低电平

2) 72位传输- DAC1_ADDR (8位)、DAC1_DATA (16位)、DAC3_DATA (16位)、DAC3_DATA (16位)、DAC3_DATA (16位)、DAC4_DATA (16位)

3) 3) CS 高电平

4) 4) 20ns 延迟

5) 5) LDACn 选通信号20ns

6) 6) 15ns 延迟

7) CSn 为低电平

image.png

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    TI__Guru**** 2387230 points
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    您好、Louis、

    我的同事 Uttam 将在周一回到办公室时对您作出回应。

    谢谢、

    Paul

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    TI__Guru**** 2387230 points
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    非常好、由于没有记录的时序要求、我在使用 DAC81408时遇到了各种与时序相关的问题。 我知道设计基本上可以正常工作、DAC1只会在写入时的20-30次中更新一次、而在流模式下的其余三次正常工作。 数据表中没有任何关系。 同样、在我的应用中、我需要以400kHz 的更新速率更新4个 DAC、然后更新 DAC 5-8的以下之一、因此我每2.5uS 有5个 DAC 更新。 我认为我的问题与切换寄存器 B 以切换寄存器 A 时序有关、但数据表并未提及它们之间的关系。 在我的设计中、激光 ARB 波形无法中断。

    Lou Morrison

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    TI__Guru**** 2387230 points
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    您好、Lou、

    感谢您的参与。 我无法打开您的附件。 请再次上传？

    此致、

    Uttam Sahu

    应用工程师、精密 DAC

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    TI__Guru**** 2387230 points
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    您好 Uttam、

    附件是图片、但我创建了一个 pdf、并将其包含 below.e2e.ti.com/.../4087.DAC.pdf 在电子邮件中。  

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    TI__Guru**** 2387230 points
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    Uttam、

    这是否有任何状态？ LDAC 和同步更新之间的时序关系是什么？ 在 LDAC 之后、CS 何时会再次变为低电平？

    Lou

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    TI__Guru**** 2387230 points
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    Uttam、

    在流模式下、LDAC 变为高电平与 CS 变为低电平之间的时序关系是什么？ 我的客户的产品交付迟到了、我需要了解为什么 DAC 有时会更新、而不会在其他时间更新？ 生成的波形应该是平滑的 Sharkfin 波形。 此波形为400kHz 的更新速率、用于流模式下的四个 DAC (DAC0-3)与 LDAC 进行同步。

     

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    TI__Guru**** 2387230 points
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    您好、Louis、

    对延迟答复表示歉意。 对于3.3V VIO、CS 至 LDAC 时序的最小值为20ns。 看起来 DAC 通道在您的测试场景中趋稳。 您可以尝试降低更新速率、并找出波形失真的确切位置。 我们还可以分析 SPI 波形的时序。 如果您可以捕获所有信号并在此处上传、这将非常有用。 不过、您可能需要更大的范围。

    此致、

    Uttam

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    TI__Guru**** 2387230 points
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    您好、Uttam、

    我知道 CS 非活动到 LDAC 活动的时序为20ns、但我看到 DAC 的输出未根据 LDAC 活动到下一采样流序列中相应 DAC 的寄存器访问正确转换。 如果我将 DAC 更新速率降低到5.0uS、则所有通道的输出看起来都很完美。 更新速率为2.5uS 时、有些样本不会在每次访问时更新。 此部件的运行方式与从 LDAC 激活到下一次访问该 DAC 寄存器所需的2.5uS 时序类似。 换言之、在2.5uS 更新速率下、DAC0将输出分离损坏和丢失的数据点、DAC1的损坏略小、DAC2的损坏比 DAC1少、并且通常 DAC3的波形几乎没有误差。 就好像在 LDAC 为低电平的2.4uS 条件下根本无法访问 DAC 寄存器一样。 非流模式工作、但 DAC 信号并非全部按照我的需要对齐。 同样、如果我降低更新速率、使时序为2.5uS、从 LDAC 激活到在流模式下访问 DAC0寄存器、信号看起来都很好。 在 DAC 部件上进行冷喷也可以改善行为。

    我的 RTL 如下所示：

    DAC1_REG_ADDR = 8'h14；

    BURST_DATA_IN <=｛DAC1_REG_ADDR、DATA_IN1[15：0]、DATA_IN2[15：0]、DATA_IN3[15：0]、DATA_IN4[15：0]｝；//72位流访问

    这是通道0的外观。 请注意它如何停止更新一段时间、然后它每4个样本更新一次。

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    TI__Guru**** 2387230 points
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    您好、Uttam、

    我越来越接近找到未记录的约束。 从处于同步模式的有源 LDAC 到处于异步模式的 CS 的上升沿到正在更新的 DAC 寄存器的访问的时间需要为2.4uS。 所以我想弄清楚为什么它有时会起作用，而不是其他的作用。 我能否获得更详细的图表或说明当 CS 变为高电平或 LDAC 变为低电平时、芯片中的状态机实际上在做什么？

    Lou

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    TI__Guru**** 2387230 points
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    您好、Uttam、

    在我的情况下、DAC 缓冲器到 DAC 有源寄存器的传输看起来会变得越来越困难。 是否有方法直接将切换模式和 DAC 缓冲器(切换寄存器 B)用于 DAC 并跳过到 DAC 活动寄存器(切换寄存器 A)的传输。 例如、如果我只想通过 DAC 缓冲器(切换寄存器 B)持续地将 DAC 0-3流式传输。 如果我在 DAC 0-3上启用 TOGGLE0切换模式并持续将数据流式传输到 DAC 0-3、那么我发送的每个样本的输出 DAC 是否都会更新？  

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    TI__Guru**** 2387230 points
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    您好、Lou、  

    我认为我已经在工作台上重新出现了这个问题、但我认为故障的关键时序实际上是来自 LDAC 下降沿和异步更新的 CS 上升沿的关系。  

    这是我使用的基本模式：

    然后、我扫描了同步更新边沿(LDAC 下降边沿)和异步更新边沿(CS 上升边沿)之间的时序。  

    我最终找到了一个时序窗口、其中通道1 (同步更新)和通道5 (异步更新)没有正确响应。

    我怀疑有一个关键的时间限制、我们无法满足(显然不在数据表中)。  我正在与我的设计团队合作以验证这一点。

    我想、我们可以在您的系统中解决问题的一种方法是将所有8个通道设置为同步模式(允许它们在 LDAC 边缘上更新)。  您的应用中是否允许这样做？

    谢谢、

    Paul

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    TI__Guru**** 2387230 points
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    您好、Lou、

    随着我们通过电子邮件继续这一讨论、我想结束这个话题。  我将为未来的读者总结我们的讨论：

    基本上、tDACWAIT 必须被解释为下一个 DAC 命令的锁存边沿和 CS 下降边沿之间的延迟。

    这意味着 您将能够实现的最大采样率为：

    其中、tWRITE 是您写入4个输入所需的时间。

     

    如果您使用50MHz 时钟、在流模式下写入4个通道、我们可以估计 tWRITE = 72×20ns = 1.44µs μ s (我们仍需要考虑 CS)。

    这意味着 SRMAX = 1 (1.44µs + 2.4µs)≈260kSPS。