[参考译文] DAC7311：当低电平和高电平保持时间不够时、会出现输出状态问题

你(们)好

客户有以下其他问题：

还有另一个问题需要您在 DAC7311DCKR 时钟信号方面的帮助。

我在数据表中发现，CPOL 位 为0，CPHA 位为1，正如我在 SPI 定义中所知，这可能意味着空闲时时时钟信号应处于低电平，请帮助确认。

基于我们在客户方面的问题、即在将输出电压从18V 调整到19V 时触发 OVP、而 OVP 点为38V。  我有一个问题、空闲时错误的时钟信号逻辑电平是否 会在 不满足最低 SCLK 高电平和低电平时间的情况下导致该 OVP。

 

当在 CPOL 为0、CPHA 为1之后空闲时、我使用 SCLK 逻辑电平进行了测试、发现如果 SCLK 高电平和低电平时间不满足、SPI 可能无法调整电压。

在客户方面， 空闲时 SCLK 逻辑电平为高电平(可能不符合规格)，而当 SCLK 信号高电平和低电平时间不满足时，OVP 被触发。

 

那么、 您是否可以帮助确认空闲时错误的逻辑电平是否会导致 DAC 输出最大电压？ 这将导致电压调节至最大电压并触发 OVP。

SPI 标准

最大值、

您共享的示波器捕获的分辨率不足以让我实际检查任何信号。

我不认为数据表建议 SCLK 空闲且 CPOL = 0和 CPHA = 1是要求。 该节只是建议一种可行的配置、而不是必需的配置。 主要要求是在 SCLK 的下降沿锁存数据。 这意味着 CPOL = 0和 CPHA = 1或 CPOL = 1和 CPHA = 0都将起作用。

数据表中的图1强化了这一视角、有效地说明了 SCLK 可选择高或低怠速、同时时序规格 T4指示同步下降沿和 SCLK 上升沿之间的最短时间为0ns。

从数据表中更难以推断的是、从同步下降沿到第一个 SCLK 下降沿的时间是否需要大于 T5定义的标准设置时间(5ns)、因为 SCLK 下降沿到 SCLK 下降沿的时间未定义为时序要求。

如果您可以发布您共享的示波器捕获的更高质量格式、那么尝试进行一些更明智的观察将会很有帮助。 更好的做法是在同步下降沿和第一个 SCLK 下降沿之间进行时间测量的情况下捕获、以便在工作台上或通过仿真进行复制。

当然、SCLK 空闲低电平将为第一个 SCLK 下降沿提供更多的时序裕度、因此这可以想象成一个因素、尽管我们无法从数据表中确定这一点。