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器件型号:DAC7311 您好!
我的客户有以下问题:
在数据表中、SCLK 需要至少25ns 的保持时间、否则会出现异常。
客户想知道保持时间是否小于25ns、它将处于什么输出状态?
谢谢!
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您好!
我的客户有以下问题:
在数据表中、SCLK 需要至少25ns 的保持时间、否则会出现异常。
客户想知道保持时间是否小于25ns、它将处于什么输出状态?
谢谢!
你(们)好
客户有以下其他问题:
还有另一个问题需要您在 DAC7311DCKR 时钟信号方面的帮助。
我在数据表中发现,CPOL 位 为0,CPHA 位为1,正如我在 SPI 定义中所知,这可能意味着空闲时时时钟信号应处于低电平,请帮助确认。
基于我们在客户方面的问题、即在将输出电压从18V 调整到19V 时触发 OVP、而 OVP 点为38V。 我有一个问题、空闲时错误的时钟信号逻辑电平是否 会在 不满足最低 SCLK 高电平和低电平时间的情况下导致该 OVP。
当在 CPOL 为0、CPHA 为1之后空闲时、我使用 SCLK 逻辑电平进行了测试、发现如果 SCLK 高电平和低电平时间不满足、SPI 可能无法调整电压。
在客户方面, 空闲时 SCLK 逻辑电平为高电平(可能不符合规格),而当 SCLK 信号高电平和低电平时间不满足时,OVP 被触发。
那么、 您是否可以帮助确认空闲时错误的逻辑电平是否会导致 DAC 输出最大电压? 这将导致电压调节至最大电压并触发 OVP。