您好！
我的应用需要通过 FPGA 从四个 ADC3444采集样本。 我对 ADC 的同步性以及是否可以通过时间关联样本有一些顾虑。
四个 ADC 中的每一个都接收相同的125MHz 采样时钟、并将以两线制模式运行。 如何确保每个 ADC 的转换同步？ 同样、每个 ADC DCLK 和 FCLK 之间的最坏情况相位差是什么、这是否会导致 FPGA 中每个 ADC 的样本的时间相关性出现问题？ 是否可以利用 SYSREF 引脚来确保数据的同步？
谢谢你。
Adam、
唯一会使 FCLK 偏斜的是 ADC 采样时钟加上器件之间高达几百 ps 的孔径延迟变化。
正如 Amy 提到的、如果不在 ADC 内使用2分频或4分频选项、则无需 SYSREF 输入。 SYSREF 的名称有点令人困惑 、因为它通常是指 JESD 接口器件的系统参考。 在该器件中、SYSREF 反映了其他 LVDS 器件中通常称为选通的功能、通常用于在每个内部转换器的高通道数器件中对齐采样时钟。 不管怎样、这一点都不重要、只是希望稍微清除一下这个命名规则、因为它过去给我们的一些客户造成了困惑。
该器件内唯一的不确定性是孔径偏斜(孔径延迟)、TI 保证在给定系统中任意数量的器件之间在任一方向上均小于150ps (即总偏斜< 300ps)。 假设这是125MSPS 器件、一个时钟的周期为8ns。 这意味着 FCLK 将在所有器件上与相同的时钟边沿对齐(前提是采样时钟确实是相位对齐的)。 这也意味着 FCLK 之间的总变化量应小于300ps。 该值应足够低、以便 FPGA 可以在接收器中随意摆动、除了设置/保持时序之外、不会出现任何问题。
关键因素是系统中所有器件的采样时钟对齐和布线长度匹配、以及每个器件的 DCLK 和 FCLK 长度匹配。 由于 FCLK 将进行相位校准、因此只需将一个 FCLK 接入 FPGA 即可实现同步、但许多客户仍会将 FCLK 从所有器件路由到其 FPGA、作为安全措施。
希望这有助于澄清一些问题。
此致、Chase
Chase、
感谢您的回答。 您已经确信、一对给定的器件在转换时间中不会出现超过300ps 的增量。 不过、我想请您参阅数据表的表7.14中的参数 tpdi。 也许我解释错误、但这似乎也 会导致 FCLK 之间的偏差(如果我理解正确、最坏的情况是125MSPS 时为3.52ns)。 您能否确认这是否为真？
此致、Adam
