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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/1173840/ads42lb49-ads42lb49
能否将 ADS42LB49配置为 QDR 模式、以便在 B 通道数据的计时中使用 DAFrame 和 DACLOCK？
感谢您的帮助、
David
David、
两个通道的输出时钟之间可能存在一些偏差(以100s 为单位、ps 为单位)、因此最好在相同通道的输出时钟上捕获通道数据。
输出时序的数据表编号属于使用相同通道的输出时钟和数据来表征时序特性的情况(请参阅第6.11节：时序要求：QDR LVDS 模式)。
最小设置和保持时间已经在160ns 和230ns 范围内，如果您使用不同通道的时钟来捕获输出数据，这些数字可能会降低。
此外、偏斜本身可能因器件而异、因此在 FPGA 中为单通道数据总线使用额外延迟来补偿偏斜可能不明智。
此致、
Jim
Jim、
感谢您的支持！
