[参考译文] ADS131E08S：由 ADS131E08S 生成的时钟不正确

您好、Paresh、

感谢您的发帖！

1.923MHz CLK 肯定超出了+/-3%的最大容差。 只需确认一下、您如何测量时钟频率？ 您可以通过设置 CLK_EN = 1并探测 CLK 引脚本身来直接测量它。

如何在 PCB 上配置模拟输入以及相应的寄存器设置是什么？ 请分享原理图以显示相关的 ADS131E08S 连接。

此致、

您好、Ryan、

是的、我直接在引脚上测量时钟。

这些是 ADC 中模拟输入的连接。  

连接 到 INA826的第一个模拟信号。   INA826的输出  通过电阻分压器直接连接到 ADC 的模拟输入。

我必须首先为 ADC 提供5V 和3.3V 的上电要求吗？  

我已通过 RC 将复位时序更改为高达100ms、这也是我们面临的问题。

在固件中，我们已执行以下步骤从 ADC 读取数据：

=>将“START”引脚置为高电平， 将 CS 引脚置为低电平。

=>在读取之前，我们通过 WREG 命令写入“CONFIG1”寄存器。 为此、我们在 SPI_MOSI 引脚中发送以下字节。

｛0x41U、0x00U、0xF4U｝=~｛(point "config1" reg)、(只读1个寄存器)、(在寄存器中写入数据)｝

=>之后、我们在 MOSI 引脚中写入一次"RDATAC"命令(0x10U)。

=>在 while 循环中、我们通过 MISO 引脚读取所有通道数据(总共216位)。

=>在 while 循环中、在读取数据之前、我们连接到低"start"引脚、在读取后、连接到"start"引脚高电平。

请建议。 等待您的快速响应。

您好、Ryan、

我们得到的芯片 ID 0xC0而不是0xD2。因此、我们只能使第一个4通道正常工作。 我们还得到基准电压3.981、而不是4.000。

我们在 VCap 引脚上获得以下电压：
VCAP1：1.185
VCAP2：2.621
VCAP3：7.101
VCAP4：2.041



请建议解决方案。

您好、Paresh、

可以将模拟和数字电源组合在一起。 有关器件初始化过程、请参阅第57页的第10.3节。

在整个数据收集过程中、START 引脚应保持高电平。 将 START 置为低电平将停止 ADC 转换并复位数字滤波器。 Δ-Σ ADC 应持续转换、以便对模拟输入进行过采样和抽取。 在 RDATAC 模式下、每次您看到/DRDY 从高电平转换为低电平时、输出移位寄存器都会加载新数据。 /DRDY 用于作为 MCU 中数据收集例程的中断。

此致、

您好、Paresh、

如果不遵循加电序列、器件可能会以不正确的状态加电。 详情见第58页。 在电源达到其标称值的90%后、内部振荡器至少需要20us 的启动时间。 之后，您必须继续将器件保持在复位状态(/reset = 0)以实现额外的2*tCLK。

读取寄存器数据时、必须首先发出 SDATAC 命令。 您是否在读取 ID 寄存器之前执行了此操作？

您测得的基准电压处于电气特性表中指定的范围内。

此致、

您好、Ryan、

感谢您的回复。

这是来自 TEQ 努力的普尔维。 ME 和 Paesh 都在处理此项目。

上电序列仍不会清除我的位。

在数据表中、ADC 的上电时间定义为3ms。

那么，是否必须将这个加电时间保持在3ms？ 或 ADC 正常工作所需的最短上电时间？

我们在板上检查了加电序列、并观察到3.3V 电源轨、即 DVDD 首先加电、然后是5V 电源轨、即 AVDD、在几毫秒后、复位释放到逻辑1即3.3V。

但是、从3.3V 电源轨到90%再到将 RESET 引脚逻辑设置为高电平的整个时间都超过了3ms 的限制。

此外、我们保持了数据表中定义的电源和复位之间的中间时序。

我们是否需要在电源 AVDD 和 DVDD 之间保持任何时间？

因为当我们使用内部时钟时、我们没有在电源和时钟之间保持任何时序。
我们假设 ADC 本身会保持20us。

请告诉我您的看法。

此致、
普尔维