请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
器件型号：DAC5681Z 我从另一个项目继承了一些代码。
它旨在以 60MHz 频率从 FPGA 存储器输出波形。 我知道存储器内容是使用开发板针对该 DAC 进行测试的、因此我不关心这些内容。
我拥有的代码是以250MHz 的速率直接输出数据。 不使用 SERDES 块。 它还在250MHz 下驱动 DCLK 和 CLK_IN。
我已检查并且只有配置寄存器1发生更改、内插被关闭。 所有其他设置均为默认设置。
不过、我从 DAC 获得的输出大约为42.5MHz、而不是60MHz
有人能不能说明为什么会发生这种情况以及我如何解决这种情况？
