[参考译文] ADS1672：tDRPW 的最小值

您好、Shinchi、

欢迎来到我们的 e2e 论坛！ 您能不能让我们更详细地了解您的设置？ SCLK 的速度有多快？ 您如何控制 START 引脚？

您好、Morita-San、

感谢您的发帖。

我们将要求设计人员查看这个。 是否可以在与 CLK 和/DRDY 相同的映像中捕获 SCLK？ 此外、还需要有关器件配置的更多详细信息、请尽可能告知我们客户的设置。

此致、

您好、Tom 和 Ryan、

非常感谢您的回复。

以下是客户的设置。

μ●配置

・SCLK_SEL=1 ：Ω 上拉至3.3V

・数据速率[1：0]=11：上拉至3.3V

・LL_CONFIG=1 ：Ω 上拉至3.3V

・FPATH = 0 ：Ω 连接至 GND

SCLK 与 CLK 频率相同时约为240ns。

START 引脚由 FPGA 控制、在开启电源后从低电平固定为高电平。

示波器波形随附。

e2e.ti.com/.../ADS1672_5F00_Waveform_5F00_GOOD_5F00_181031.pdf

e2e.ti.com/.../ADS1672_5F00_START-signal-rising-waveform_5F00_181029.pdf

我想隔离一下 DRDY 的短脉冲宽度是由器件故障引起的、还是由正常宽度引起的原因。

此致、
Morita

您好、Morita、

您能否从原始帖子中阐明"错误"的含义以及"导致错误"？ 转换数据是不是错误的、还是仅仅是短 DRDY 信号？

您好、Tom、

非常感谢您考虑这个问题。
此问题影响了我们客户的生产计划、因此我们感谢您的快速响应。

很抱歉、详情不完整。
原始 POST 中的"错误"约为 DRDY 脉冲宽度。
"导致错误"是指 FPGA 上的错误读数。 由于 DRDY 脉冲较短
FPGA 无法识别 DRDY 脉冲、因此导致错误。

我们想知道这种行为是否是 ADS1672使用案例的可能情形？
以及可能的原因。

此致
Morita

您好、Tom、Ryan

关于这个问题的任何建议。
此问题需要立即解决、因为生产线将停止、直至得出结论。

如果您对上述问题有任何意见、请告知我们。

此致
Morita

您好、Morita-San、

"ADS1672_Waveform_Good"清楚地显示了/DRDY 和第一个 SCLK 上升沿之间的足够延迟、以及最后一个 SCLK 下降沿和下一个/DRDY 之间的足够延迟。 您能否与 CLK、SCLK、/DRDY 共享针对"不良"响应的相同范围捕获并启动？ 我们需要查看器件是否在 SPI 读取期间完成转换。  

此致、

Morita-San 您好-您是否有任何更新？

您好、Ryan、

在"错误"响应中、我还没有获得相同的示波器捕获。

我会随时向您提供最新信息。

在相同条件下、DRDY 的脉冲宽度发生变化的原因是什么？

哪个信号或时钟会影响 DRDY 的脉冲宽度？

此致、
Morita

您好、Ryan、

很抱歉、信息不完整。

我们的客户一直在尝试重新制造这种行为、但很遗憾
无法重新生成相同的问题。

但是、由于此问题及其原因的不确定性、生产线停止、
我们需要一个结论来要求客户继续进行生产。

如果我们可以说 DRDY 脉冲宽度在任何可能的情况下都不会持续如此短、
我们可以要求他们更换 IC 并继续生产。

如果我们想知道哪些是我们应该与 DRDY 一起测量的信号
解决此问题？ START/SCLK/CLK//CS/DOUT.

我们想知道这种行为是否是 ADS1672使用案例的可能情形？
或者、该特定 IC 有问题、因此应进行更换。

此致
Morita