[参考译文] DAC38RF83：当主时钟来自 DACCLKSE 时、同步器件

您好、Moti、

是的、可以将多个器件与 DACCLKSE 作为主时钟进行同步。 但请注意、器件性能是使用差分时钟输入进行表征的、因此 DACCLKSE 的性能可能有所不同。

谢谢、
埃本

您好 Eben

感谢您的说明。
据我了解、当我将 SYSREF 与 DACCLK 同时使用时、所有 DAC 都将同步。

但是、如果 FPGA 参考时钟是、如何将 FPGA JESD204B (1类) Tx 部分链接同步到所有 DAC
仅对6000MHz DACCLK (250MHz)进行分频？
JESD204B 发送器(FPGA)和所有 JESD204B 接收器(DAC)是否需要同时接收 SYSREF？

此致

莫蒂

您好 Eben

也许我不理解 JESD204B 过程。
假设 FPGA 有4个 JESD204B Tx 连接到4个 DAC。
为了将所有4个 DAC 同步为处于同一相位、我知道导入的所有4个 DACCLK 和 SYSREF 将同时导入 DAC。

有关 SYSREF 到 FPGA 的问题：
对于 DAC 同步、我是否需要在 FPGA 处激活 SYSREF？
如果是、DACCLK 和 SYSREF 到 FPGA 是否必须与馈入 DAC 的 DACCLK 和 SYSREF 完全同时？

感谢您的解释
Moti Cohen

您好、Moti、

有 RBD (释放缓冲器延迟)和 DAC 输出延迟寄存器等旋钮可用于对齐所有 TX 输出的相位、前提是输出之间存在固定延迟。 如果您可以确保在所有 TX 上同时采样 SYSREF、那么也可以、因为您可以对 DAC 中的所有 JESD 和延迟参数进行相同配置。

是的、您需要将 SYSREF 分配到 FPGA。
要求是在 FPGA 上通过器件时钟进行 SYSREF 采样是确定的、但如果您可以确保在 FPGA 和所有 DAC 上同时采样 SYSREF、这也是可以的。

您还可以使用与门将来自所有 DAC 器件的 SYNC~组合成一个用于 FPGA 的 SYNC~信号

谢谢、
埃本

您好 Eben

再次感谢您的解释。
我读过 RBD 寄存器、或许可以使用它。

我想您回答了我的问题、但我肯定会再次询问(请)。
我有两个组。
具有4个 DACCLK 和4个 SYSREF 的 A 组。 A 组连接到4个 DAC 器件。 SYSREF A 与 DACCLK A 同相
具有1个 DACCLK 和1个 SYSREF 的 B 组。 B 组连接到 FPGA 器件。 SYSREF B 与 DACCLK B 同相
DACCLK A 和 DACCLK B 的频率相同、但螺母的相位相同。

我的问题：
A 组的 SYSREF 相位时间是否必须与 B 组的 SYSREF 相位时序相同？

此致
Moti Cohen