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[参考译文] DAC38RF83：当主时钟来自 DACCLKSE 时、同步器件

admin
Guru**** 2387080 points
请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/739127/dac38rf83-sync-devices-when-the-main-clock-is-from-dacclkse

器件型号：DAC38RF83

你(们)好

我需要同步3个器件。  

DACCLKSE = 6000MHz 时的主器件输入时钟。

DACCLKDIFF = 250MHz 时的次级输入时钟

SYSCLK = 250MHz 与 DACCLKDIFF 同相同步。  

当主时钟来自 DACCLKSE (6000MHz)时、是否可以使用同步所有器件？

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    TI__Guru**** 2387080 points
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    您好、Moti、

    是的、可以将多个器件与 DACCLKSE 作为主时钟进行同步。 但请注意、器件性能是使用差分时钟输入进行表征的、因此 DACCLKSE 的性能可能有所不同。

    谢谢、
    埃本
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    TI__Guru**** 2387080 points
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    您好 Eben

    您是否有任何方框图来说明与 FPGA 的连接(当主时钟为 DACCLKSE 时)？
    我是否需要使用所有3个输入 DACCLK SE + DACCLK Diff + SYSREF？
    DACCLKSE = 6000MHz
    DACCLK 差分= 250MHz
    SYSREF 与 DACCLK 差分同步

    在同步过程中、我是否需要 SYSREF 上升沿与 DACCLKSE 同步？

    谢谢

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    TI__Guru**** 2387080 points
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    您好、Moti、

    -使用 DACCLKSE 不会更改与 FPGA 的连接。 DACCLKSE 和 DACCLKDIFF 被连接至一个2：1复用器、此复用器选择这2个输入中的一个。 请参阅数据表中的图52。

    -您不需要全部3个输入，只需要一个时钟输入和 SYSREF

    -您只需确保 SYSREF 和 DACCLK 之间始终存在固定的时序关系。

    如果您将使用6GHz 外部时钟作为 DACCLK、我建议您查看数据表第8.3.1节中的 SYSREF 采集电路。 这将帮助您可靠地捕获用于同步的 sysref。

    谢谢、

    埃本

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    TI__Guru**** 2387080 points
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    您好 Eben

    感谢您的说明。
    据我了解、当我将 SYSREF 与 DACCLK 同时使用时、所有 DAC 都将同步。

    但是、如果 FPGA 参考时钟是、如何将 FPGA JESD204B (1类) Tx 部分链接同步到所有 DAC
    仅对6000MHz DACCLK (250MHz)进行分频？
    JESD204B 发送器(FPGA)和所有 JESD204B 接收器(DAC)是否需要同时接收 SYSREF？

    此致

    莫蒂

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    TI__Guru**** 2387080 points
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    您好、Moti、

    SYSREF 应以确定的方式分配到所有 FPGA 和 DAC、以实现同步。 这意味着您可以同时将 SYSREF 分配到所有 DAC 和 FPGA、或者确保如果 SYSREF 分配存在任何延迟、该延迟始终相同。

    谢谢、
    埃本
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    TI__Guru**** 2387080 points
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    您好 Eben

    也许我不理解 JESD204B 过程。
    假设 FPGA 有4个 JESD204B Tx 连接到4个 DAC。
    为了将所有4个 DAC 同步为处于同一相位、我知道导入的所有4个 DACCLK 和 SYSREF 将同时导入 DAC。

    有关 SYSREF 到 FPGA 的问题：
    对于 DAC 同步、我是否需要在 FPGA 处激活 SYSREF？
    如果是、DACCLK 和 SYSREF 到 FPGA 是否必须与馈入 DAC 的 DACCLK 和 SYSREF 完全同时？

    感谢您的解释
    Moti Cohen
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    TI__Guru**** 2387080 points
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    您好、Moti、

    有 RBD (释放缓冲器延迟)和 DAC 输出延迟寄存器等旋钮可用于对齐所有 TX 输出的相位、前提是输出之间存在固定延迟。 如果您可以确保在所有 TX 上同时采样 SYSREF、那么也可以、因为您可以对 DAC 中的所有 JESD 和延迟参数进行相同配置。

    是的、您需要将 SYSREF 分配到 FPGA。
    要求是在 FPGA 上通过器件时钟进行 SYSREF 采样是确定的、但如果您可以确保在 FPGA 和所有 DAC 上同时采样 SYSREF、这也是可以的。

    您还可以使用与门将来自所有 DAC 器件的 SYNC~组合成一个用于 FPGA 的 SYNC~信号

    谢谢、
    埃本
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    TI__Guru**** 2387080 points
    请注意，本文内容源自机器翻译，可能存在语法或其它翻译错误，仅供参考。如需获取准确内容，请参阅链接中的英语原文或自行翻译。
    您好 Eben

    再次感谢您的解释。
    我读过 RBD 寄存器、或许可以使用它。

    我想您回答了我的问题、但我肯定会再次询问(请)。
    我有两个组。
    具有4个 DACCLK 和4个 SYSREF 的 A 组。 A 组连接到4个 DAC 器件。 SYSREF A 与 DACCLK A 同相
    具有1个 DACCLK 和1个 SYSREF 的 B 组。 B 组连接到 FPGA 器件。 SYSREF B 与 DACCLK B 同相
    DACCLK A 和 DACCLK B 的频率相同、但螺母的相位相同。

    我的问题：
    A 组的 SYSREF 相位时间是否必须与 B 组的 SYSREF 相位时序相同？

    此致
    Moti Cohen
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    TI__Guru**** 2387080 points
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    您好、Moti、

    同步的要求是保持 A 组中 SYSREF 相对于 B 组中 SYSREF 的相位恒定。
    此外、DACCLKA 相对于 DACCLKB 相位的相位必须恒定。 这将确保每个下电上电后的延迟始终相同。

    谢谢、
    埃本