[参考译文] ADC3443：是否确认时钟采样边沿和采样/保持规格？

文森特

您使用的是1线制模式还是2线制模式？ 您是否使用了 SYSREF 输入？ 我正在与设计团队一起检查下降沿采样。 根据数据表、1线模式下的输出延迟应约为8个时钟周期+典型值约为3ns、2线模式下的输出延迟应约为9个时钟周期+典型值约为3ns。 你看到什么？

此致、

Jim   

文森特

设计团队确认这是下降沿。 您能否发送您看到的内容的屏幕截图？ 您的时钟源是否有可能被反转至 ADC、这会导致这种混淆？

此致、

Jim

您好、Jim、

这是信号的示波器图。 蓝色线迹表示 ADC 时钟(在延迟为2.2ns 且无反转的时钟缓冲器之前获取)。 红色迹线是模拟(差分)输入。

ADC 的输出用于生成4个输出复用的图像。 下一张图片是图像的配置文件，其中像素3、7、11、15、... 来自上面示波器图中看到的模拟信号。

可以在像素7和11中看到信号峰值、它们是相邻样本。 这似乎对应于在 ADC 时钟的上升沿锁存模拟信号。

我们使用相同的模拟信号但反相的 ADC 时钟(移位180度)重复实验。 得出相同的结论。 请参见下图。

文森特

在我看来、当查看您的图时、在时钟的上升沿和下降沿期间、信号电平是相同的。 您能否使用较慢的时钟运行、以便脉冲仅在其中一个边沿期间处于高电平？ 对我来说、这肯定会说明使用的是哪条边线。 您提到的2.2ns 延迟是什么？

此致、

Jim  

Jim、

如果您观察第一个示波器图并查看模拟信号中的峰值(图中间紫色迹线中的凸点)、则通过在时钟的上升沿进行采样(蓝色迹线)、您将在峰值区域中有2个样本、 但如果采样在下降沿、则仅采样1次。 我们注意到 ADC 输出中有2个具有更高值的样本...

2.2ns 是图中蓝色迹线与实际 ADC 时钟进入 ADC3443之间的延迟、因为我在电路板上的时钟驱动器之前探测了时钟。 因此、下降(上升？)后的确切采样点应为3.6ns (时钟驱动器为2.2ns、ADC 为1.4ns 孔径延迟) 蓝色迹线的边缘。

此致、

文森特

文森特

这是否仍是您的担忧？

如果是、 是否可以以较低的时钟速率(例如10或20MSPS)进行采样、以便只有一个采样为高电平。

 您监控的器件的 INP 、INM、CLKP 和 CLKM 引脚编号是多少？ 有一些旧的数据表副本互换了这些数据表。 我们只想通过了解您正在探测的实际引脚编号来仔细检查这一点。

此致、

Jim

您好、Jim、

是的、这仍然是一个问题。 在我们的应用中、我们将对高速图像传感器的模拟输出进行数字化、在该传感器中、带宽和稳定时间已经过优化、可在大约75%的像素周期达到每个像素的预期模拟值。 为了避免  在摄像机/传感器中的其他信号(例如从下一个像素)转换期间进行采样并允许一些抖动、我们必须远离最后10%的像素周期。 因此、对于60MHz 的像素速率、我们只有 2.5ns 的窗口来设置采样点。

在这方面、我们还有另一个问题：数据表中没有输入采样电路的相关信息。 它不允许我们对摄像头的驱动电路进行微调或仿真。  例如、ADS6444的数据表提供了有关模拟输入的更多信息(见第48页)。

下面是我们使用的引脚功能列表：

CLKP - 22.

CLKM - 21.

INAP - 9.

INAM - 8.

INBP - 12.

INBM - 13.

INCP - 31.

INCM - 30

INDP - 34.

INDM - 35.

此致、

文森特