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https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/671557/adc32rf80-adc32rf80-jesd204b
戴尔
客户电路板采用 ADC32RF80设计。 设置值如下所示。
L：4. M：4. F：2. C：1 K：32 扰频：关闭 采样：3GHz Serdesclk：250米 杰斯德 Core clk：125m 参考编号：7.8125M
从 ADC32RF80输出的数据在 FPGA 中捕获、如下所示。
解决方案是什么？
谢谢你。
在配置开始之前、确保 sysref 和采样时钟出现在相应的 ADC 输入上并且稳定。
验证同步进入 ADC 的极性。
此致、
Satish。
