[参考译文] ADC12D500RF：ADC12D500RF 在校准阶段挂起

你好，利亚宁
当您看到问题发生时、ADC 时钟是处于激活状态还是停止状态？
ADC 时钟输入是否根据需要进行交流耦合？
您能否共享显示 ADC 相关电路(包括时钟和电源)的原理图？
此致、
Jim B

您好、Jim、

当我们看到 proplem 发生并且它根据需要进行交流耦合时、ADC 时钟处于活动状态。

原理图显示在附件中。 请看一下。

此致、

LB SHI

e2e.ti.com/.../ADC12D500-Schematic.pdf

你好，Lb SHI

从给定电流电阻器组装选项的原理图中、似乎 ADC 时钟信号 ADCLK_P 和 ADCLK_N 来自 OFPGA_CLK+和 OFPGA_CLK-。 这些信号没有显示交流耦合电容器。 是这样吗？

我还注意到、R907为 CLK+/-信号提供100欧姆外部终端、并与内部100欧姆时钟终端并行。 包含该电阻器的原因是什么？

ADC 时钟信号的频率是多少？

在挂机情况下、DCLKI+/-和 DCLKQ+/-上是否有任何输出？

在工作和挂起情况下、VCC1V9上的电压是多少？

在工作和挂起情况下、VCC_3V3上的电流消耗是多少？

加电时 ADC 的所有控制输入的逻辑状态是什么？

TPM、NDM、CALFLY、DES、PDI、 PDQ、DDRP、FSR、ECE、CAL

GND 和 AGND 网络之间是否存在任何可测量的电压差？

此致、

Jim B

您好、Jim、

感谢您的大力支持。

对于 ADC 时钟信号 ADCLK_P 和 ADCLK_N、它来自 AD_CLK+和 AD_CLK-。

  实际电阻器组装为 R902和 R905。 抱歉！ 我没有相应地更新原理图。

  因此、它是交流耦合。

2. ADC 时钟的频率为500MHz。

3.对于 R907，我认为这是一个错误。 我将从板上移除它。

VCC1V9的电压为1.9V、两者均处于工作状态。 因为在挂断电话时、我需要对其进行测量并向您提供反馈。

5.对于 VCC3V3在工作和挂断时的电流消耗，我需要对其进行测量并向您提供反馈。

6.对于加电时的控制输入，所有输入都由电阻器设置。

   A. TPM、NDM、DES、PDI、PDQ、 DDRP、FSR、ECE、CAL 处于低电平。

   B. CALLDLY 处于高电平。

7.我将尽快测量 GND 和 AGND 之间的差异。

另外还有一个问题、关于配置寄存器 addr：1h、我们错误地将16'b0110_0000_0001_0000写入其中。 LVDS 输出

一直卡在0、包括重新上电。 您能帮您检查规格。 地址：1h、请吗？ 对于寄存器 addr：1h

数据表、它是保留的、除了 POR 值之外、没有任何其他信息。

此致、

LB SHI

你好，Lb SHI

感谢您提供更多信息。

将错误的寄存器设置写入 addr：1h 将导致 ADC 无法正常运行、但不应对器件造成任何损坏。 只要该寄存器处于默认值、一切都应正常工作。

还有一个问题、我仍想了解以下方面的信息：

"在挂起的情况下、DCLKI+/-和 DCLKQ+/-上是否有任何输出？"

通常在校准期间、数据输出将保持在逻辑0、但 DCLK 输出将处于激活状态。 了解 DCLK 是否处于活动状态将有助于我们了解 ADC 状态。

此致、

Jim B

您好、Jim、

谢谢。

抱歉、对于 DCLKI+/-和 DCLKQ+/-、我第一次忘记了。 挂机时工作正常。

对于要测量的其他项目、我将在明天向您提供。

此致、

LB SHI

你好，Lb SHI
在您的初始帖子中、您的示波器图像显示了 CALRUN 信号以及 ADC 的1.9V 电源看起来是什么样子的。 ADC 上的电源电压是否在<2ms 内真正上升到最终值的90%？
使用 ADC12D1600RFRB 评估板(使用类似但速度更快的 ADC)如果我使1.9V ADC 电源 LDO 保持活动状态并断开并连接 ADC 和相关去耦电容器、我会看到大约需要20-25ms 的电源斜升。 是否可以稍微降低电源斜升速度、以查看这是否会改变您看到的行为？ 我没有发现电源启动速度更快的任何问题、但这是我可以看到的一个不同之处。
此致、
Jim B

您好、Jim、

让我解释一下我们项目的架构、ADC12D500RF 组装在信号采样 模块上、信号采样 模块安装在背板上

机箱的内部。 机箱上有许多模块、这些模块通过背板互连。

机箱发生挂起。 如果我们对信号采样模块进行单独测试、则不会出现挂起问题。

到目前为止、我们已经制定了一些根本原因分析和纠正措施。 请帮助查看它。

潜在根本原因：

偶尔、可用的 ADC 时钟会在 ADC 上电后才可用。 ADC 将无时钟运行。

ADC 没有复位引脚或上电复位。 ADC 上电期间的初始状态不稳定。

纠正措施：

a：在 ADC 加电和时钟可用之前 、上拉断电 I 通道引脚(PDI)和断电 Q 通道
    引脚(PDQ)连接到 ADC 的1.9V 电源(通过电阻为 I 和断电)  
    Q 通道。
b.在 ADC 的电源和时钟稳定后、下拉掉电 I 通道引脚
  (PDI)并通过 FPGA 将 Q 通道引脚(PDQ)断电至 ADC 的1.9V 电源
  为 I 通道和 Q 通道加电。

验证：

On监测。

此外、我将相关信息放入附件中所示的文档中。 请看一下。

此致、

LB Shie2e.ti.com/.../ADC12D500RF-Hang-Up-Issue.pdf

你好，Lb SHI
您能否确认挂起条件下的电流消耗为0.12A、正常运行条件下的电流消耗为1.2A？ 如果是、则在挂起条件下 ADC 功耗要低得多。
此外、如果 DCLKI 和 DCLKQ 在挂起条件下有效、它们的频率是否正确？ 当输入时钟频率为500MHz 时、DCLKx 频率应为250MHz。
此致、
Jim B

您好、Jim、

对于0.12A 和1.2A 的功耗、可根据总电流进行计算。 这不是精确的。 我们可以将其作为参考。

对于 DCLKI 和 DCLKQ、其频率正确、为预期的250MHz。

此致、

LB SHI

谢谢 Lb SHI
是否可以移除 R908以使 VBG 引脚悬空、并测量挂起状态下的 VBG 电压？
了解 Vini+/-和 VINQ+/-引脚上的直流电压也很有用、以查看它们在正常和挂起状态下是否正确偏置。
挂起状态下的功耗非常低、但两个 DCLK 都在工作。 因此、时钟系统似乎正常工作、但模拟偏置、基准等可能会出现一些问题、导致校准周期无法完成。

此致、
Jim B

您好、Jim、

好的。 我将移除 R908、并在挂起状态下测量 VBG。

在我们的系统中、ADC 上电期间 VIN+/-和 VINQ 上的另一点信号 可能是 随机噪声、随机信号或正常信号。

上电后、信号正常且稳定。

此致、

LB SHI

谢谢 Lb SHI
无论模拟输入端是否存在正常信号或其他信号、校准过程都将完成。
此致、
Jim B

你好，Lb SHI
还请测量 VIN_I+/-和 VIN_Q+/-上的直流电压。
您能否提供显示 ADC 模块与背板之间连接的原理图详细信息？ 由于挂起问题仅在 ADC 模块连接到背板时发生、我认为可能会有一些交互导致问题。
我认为、在进行一次修改后、测试一个当前显示行为的模块也很有用。 用电线短路替换连接 GND 和 AGND 的过滤器。 接地网之间可能存在一些瞬态电压差异、这会导致一些问题、这将测试该理论。
此致、
Jim B

您好、Jim、

好的。 我将测量 VIN_I+/-和 VIN_Q+/-上的直流电压。

ADC 模块与背板之间的信号连接。

   Vini；VINQ；CLK。

   

3.好的。 我将用电线短路替换连接 GND 和 AGND 的滤波器。

此致、

LB SHI

您好、Jim、

我测量了 VIN_I+/-、VIN_Q+/-和 VBG 上的直流电压。 请看一下。

	正常	稍等
VBG	1.255V	1.255V
VIN_I+/-直流	1.255V	1.255V
VIN_Q+/-直流	1.255V	1.255V
CLK+/-直流	1.124V	1.124V

此外、我 用电线短路替换了连接 GND 和 AGND 的滤波器。 正在机箱上进行测试。

此致、

LB SHI

你好，Lb SHI
您是否已取得任何进展、以找出独立操作和背板安装操作之间的不同行为的原因？
此致、
Jim B