您好！
我们使用的是 LMK04828和 DAC37J84。 我们在 DAC 的 SYNC 信号处遇到了问题。 它始终保持 高电平、但正如我从 JESD204中知道的、它应该在建立链路的过程中保持低电平。 在正常过程 中、它应 将低电平置为有效、JESD204内核应发送 ILAS、在建立链路后、DAC 应将 SYNC 信号置为 高电平。 我们检查 了开始时是否存在 sysref。 我们还尝试了周期性 sysref、但 SYNC 在 任何时候都不会变为低电平。
你有什么意见吗？
尊敬的 Ebenezer：
我们最终解决了这个问题。 它独立于配置。 在我们的硬件中、SYSREF 信号的电压电平受到违反。 输出类型为 LVPECL_1600/2000。 在 EVM 硬件中、LMK04828的输出端有一个分压器、 输出类型配置设置为 LCPECL。 我们更新了 EVM 等硬件、使其现在能够成功工作、并观察 DAC 输出端的有意义的电压电平。
但我现在还有另一个问题。 这可以在 Xilinx 论坛中发布。 我想、我的问题与 AXI4流接口以及 JESD204 IP 内核之前 FPGA 代码中的映射有关。 我们生成斜坡信号并将其仅发送到一个 DAC 输出(例如 DAC-A 输出)。 其他 DAC 输出的数据为零。
如果 LMFS=4421 highdensity=0、数据将按如下方式在每个通道中发送(请参阅 DAC37J84数据表)
通道0： DA0[15：8] DA0[7：0] DA1[15：8] DA1[7：0] (我认为、DA0[15：8]将首先传输)
通道1： DB0[15：8] DB0[7：0] DB1[15：8] DB1[7：0]
通道2： DC0[15：8] DC0[7：0] DC1[15：8] DC1[7：0]
通道3： DD0[15：8] DD0[7：0] DD1[15：8] DD1[7：0]
参阅 Xilinx JESD204 IP_v6.1 (Vivado.2015.2)文档的"连接到 AXI-4流数据接口"和"传输层映射"部分、JESD IP 内核的128位 AXI 流数据应如下所示：
TX_tDATA[31：0] = DA1[7：0]和 DA1[15：8]& DA0[7：0]& DA0[15：8]； 对于通道0 / DAC-A
TX_TDATA[63：32] = DB1[7：0]和 DB1[15：8]& DB0[7：0]& DB0[15：8]； 对于通道1 / DAC-B
TX_tdata[95：64] = DC1[7：0]和 DC1[15：8]& DC0[7：0]& DC0[15：8]；对于通道2 / DAC-C
TX_tDATA[127：96]= DD1[7：0]& DD1[15：8]& DD0[7：0]& DD0[15：8]；对于通道3 / DAC-D
通过此映射、我们将获得附件中所示的斜坡信号。 斜坡信号每256个样本重复一次。 不知怎么说、DAC 始终达到第2 /第4 /第6位... 样本为零。
我的设置或映射有什么错误？
此外、我现在不检查来自 JESD IP 内核的"TX_START_FRAME"和"TX_START_FRAME"信号。
注意：我还附加了硬件的更新 DAC 配置。 您需要进行一些修改才能在 EVM 中使用它。
感谢您的支持。
此致。
e2e.ti.com/.../400MSPS_5F00_LMF_5F00_4421_5F00_external_5F00_clk_5F00_TE.cfg
