[参考译文] ADS1209：tD2和 tD3时序

您好、Remi、

感谢您的发帖、欢迎加入论坛！

由于它不是数据表中的规格、我无法准确地说 tD2可以是多低或者 tD3可以是多高、但我要说的是、平均时间最有可能分别接近其最大值和最小值。

您正在尝试什么方法来满足这种特定的时序特性要求？

由于传输电缆中存在串扰问题、我希望在不使用 ADS1209上的 CLKOUT 信号的情况下工作。 相反、我想将在我的控制板上生成的 CLKIN 信号(最初用于 ADS1209上的调制)重复用于 Δ-Σ 滤波。 这种方法效果非常好、但是我现在需要对 CLKIN 和 ADS1209上数据之间的延迟具有容忍性、以确保在任何情况下进行滤波时、我的时钟和数据都能正确同步。

你有什么办法给我一个价值吗？ 我在这里看到的或多或少是 CLKIN 和数据之间的偏差？

感谢您的澄清。 有趣的问题，修复它的好主意

我从 OP 中注意到的一个小问题是、tD3 = t2 +7ns、而不是 t3 +7ns。

CLKIN 和数据之间的偏差为 tD2 + tD3。 例如、如果您使用的最小 CLKIN 周期为41.6ns、占空比为50%：

T2 = 20.8ns
TD3 = 20.8ns + 7ns = 27.8ns
tD2 = 10ns 最大值

这将为您提供27.8ns 至37.8ns 的范围。 对于我来说、tD2的值0ns 听起来非常乐观、因此我可能会在30-35ns 范围内进行实验以开始。

不幸的是、我真的只能猜测。 我建议在您的特定条件下进行测试、以获得更可靠的答案。 您是否认为基于静态时序值编写代码会导致一段时间内出现问题？ 您是否有兴趣在数据准备就绪时读取每一次数据、或者是否需要定期检查？

您好、Remi、

我理解并同意您的观点、即这会带来挑战。 时序图中有一些周期在没有 CLKOUT 的情况下无法可靠地测量、这使得很难将一个有保证的解决方案组合在一起。 很遗憾、我无法为 tD3时间提供最大值。

您使用的是 FPGA 还是 DSP？ 您是否可以在启动后感测第二个上升时钟边沿？

如果是、您可以在 TH1期间捕获数据。 请参阅下图：

紫色是您的起点。

绿色是开始后的第二个上升 CLK 边沿。

红色显示了从绿色到红色的 tD2、0-10ns。

蓝色显示了 TH1 (T2-3)、如果我们使用的最小时钟周期为41.6nS 且占空比为50%、则从红色变为蓝色、为17.8nS。  

您的电缆是否具有不同的长度？时间延迟/仪表是多少？ 17nS 是否是足够大的窗口来捕获系统中的数据？