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器件型号：DAC3482EVM 主题中讨论的其他器件： DAC3482、 DAC3484、 CDCE62005
设计。
我在外部模式下操作 EVM。
如何使用内部 PLL 来驱动 DAC3482EVM？
时钟：245.76Mhz x 4 (插值)，
插值：x4
使用内部 PLL。
谢谢你。
亨利
随附的文件具有处于 PLL 模式的 EVM CDCE62005、时钟连接到 DAC3484 (983.04MHz)。 它是自生的
然后、您可以将 DAC 配置为对983.04MHz 进行分频、然后针对 DAC3484片上 PLL 再次将其升频为983.04MHz PLL
例如、您可能会看到以下图表
你(们)好 Kang
外部工作正常。 但是、我们必须使用内部 PLL。
内部 PLL 在 DAC3482EVM 中不能正常工作。
当 PLL 复位被置位时、PLL 锁定 LED 亮起。
我不明白。
J9未输入 REF_CLK。
下面是 GUI 设置和输出。
请检查。
谢谢你
您好、Henry、
对于我发送给您的 PLL 模式、不需要向 J9应用时钟、因为 CDCE62005会自动为 DAC3482生成983.04MHz 时钟。 CDCE62005本身就是一个时钟乘法器、它使用19.2MHz 晶体来创建983.04MHz 时钟。
然后、您可以使用983.04MHz 时钟作为 DAC3482 PLL 的参考。 PLL 可以采用983.04MHz、然后进行分频和乘法以生成片上983.04MHz 时钟。 (注意：这不是人们通常使用 DAC3482 PLL 的方式。 这纯粹是为了测试目的。 您可以稍后将时钟从 CDCE62005更改为较低的基准、如245.76MHz 或491.52MHz、然后更改 DAC3482 M/N 分频比以生成983.04MHz 时钟。)
不应使用 PLL 复位。 这将 PFD 环路滤波器电压固定在 VCO 偏置的一半、并禁用任何锁定功能。 您应该取消选中此按钮。
此外、PLL 模式下的 OSTR 信号是 PLL PFD 频率。 您需要将 PLL PFD 视为新的 OSTR 信号。 为了进行测试、我建议您禁用 OSTR 信号的使用。 下面的两个图显示了我的设置：
我圈出了从 OSTR 到 FRAME 信号的变化、以放宽 OSTR (PFD)要求。
