[参考译文] DAC5681Z：延迟问题

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我们在实验室中使用的是 Abaco 的 FMC110卡、该卡上有两个 DAC5681Z 芯片。 我们目前正在实施量子反馈系统、其中使用 VC707 FPGA 板以及 FMC110卡上的 ADC 和 DAC 芯片。

我们的电流实验要求 DAC 芯片具有非常低的延迟。 当我们测试 DAC 接口时、我们仅观察到 DAC 芯片的延迟约为78ns。 这非常接近 DAC5681Z 数据表第9页中所述的"数字延迟+输出传播延迟= 78.5ns"。 此外、我们还有一些由 FPGA 固件导致的额外延迟、用于设置 DAC 信号值。 不过、我们只关注 通过忽略 FPGA 固件的延迟来降低 DAC 芯片的延迟。    

我的问题是、如果可以通过某种方式降低 DAC 芯片的延迟(78ns)？

当我们研究 DAC5681Z 的数据表时、我们在第33页看到 设置 clkdiv_SYNC 信号至少需要50个时钟周期、因此我们认为同步多个 DAC 器件可能存在默认延迟。 我们认为、如果我们禁用 DAC 芯片的同步、我们可能会达到更低的延迟。  

在数据表第17页的功能方框图中、我们看到同步和控制模块发出"FIFO 同步禁用"信号。 我们认为应该使用 DAC5681Z 的此属性(FIFO 同步禁用)禁用同步。 我们已经检查了 DAC5681Z 数据表第39页上的寄存器映射、但我们找不到任何禁用同步的选项。 然后、我们找到 了数据表的修订版 D 、并在其中看到 CONFIG5寄存器的位4被命名为"FIFO_SYNC _dis"。 该位在最新数据表中显示为"保留"、在 Abaco 的默认参考固件中设置为0。 因此、我们尝试将该位设置为1。 但是、DAC 芯片停止工作。 因此、我们需要将其设置回0。

期待听到您的答案。

非常感谢您的参与。

此致、