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器件型号：ADC08D1520 我的客户已向我发送以下信息：
我们使用 DDR 输出数据时钟在1：2多路信号分离器非 DES 模式下运行 ADC08D1520。
因此、对于输出数据时钟的每个边沿、有一个 I 和一个 ID、一个 Q 和一个 QD。
在 I 和 Q 通道独立运行的情况下、I 和 Q 通道能否同时使用 DCLK？ 我认为我不需要将 DCLK 用于 I、将 DCLK2用于 Q？
我想这就是数据表第50页中的意思。
有一个 LVDS 输出时钟对(DCLK+/-)可用于锁存所有总线上的 LVDS 输出。 就是这样
另一个 LVDS 输出时钟对(DCLK2+/-)、可选择用于相同用途。
我已经做了一些实验，在将 I 和 Q 通道交叉相关时，我似乎需要使用一个主 DCLK 在整个总线上计时，以进行我们尝试执行的测量之一。
对 Q 通道使用辅助时钟会导致测量结果发生扩展。
对此事有什么想法？
