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器件型号：ADS127L01 大家好、
对于 ADS127L01最佳时钟设计实践、我们建议在数据表中具有相同的 SCLK 和 CLK 源。
我们知道这是为了 最大程度地减少互调问题。
客户询问频率 btw SCLK 和 CLK 差是互调的主要问题 还是相位差是不是正确的？
此外、从我们的 ADS127L01 EVM 设计中、 SCLK 和 CLK 似乎不是相同的时钟源、我们为什么不使用相同的时钟源？
有没有 TI 参考设计原理图我们对时钟树使用相同的时钟源、我知道吗？
谢谢。
Andrew
