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[参考译文] DAC38RF89:DAC38RF89 LMFSHD = 42111 (具有复杂输入数据的双路独立 DAC) I & amp;Q 同步

Guru**** 2517510 points


请注意,本文内容源自机器翻译,可能存在语法或其它翻译错误,仅供参考。如需获取准确内容,请参阅链接中的英语原文或自行翻译。

https://e2e.ti.com/support/data-converters-group/data-converters/f/data-converters-forum/751131/dac38rf89-dac38rf89-lmfshd-42111-dual-independent-dacs-with-complex-input-data-i-q-synchronization

器件型号:DAC38RF89

当前遇到的是 I 和 Q 数据之间的延迟偏移(可能是基于通道的延迟差异、即各个字节)。  我无法从数据表中得知数据路径是什么样的。 数据表中指的是 JESD_FIFO 和 JESD_RBD_Buffer (不知道它们是相同的还是独立的)。  我假设 JESD 写入不是问题(协议将对齐数据)。  但是、我想了解可以使用什么机制来同步读取。  

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    您好、Douglas、

    您能否确认是否遵循数据表图141中的启动过程、因为这将确保所有数据路径正确同步。
    如果您正在使用混频器+NCO、您还能确保在写入 NCO 频率字后同步这些内容吗?

    谢谢、
    埃本
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    我已经查看了该软件、它正在实施图141。  我们使用混频器+ NCO、并在写入 NCO 频率字后进行同步(甚至更改了同步方法)。  我需要验证信号完整性(我们有 Hyperlynx sims、但我没有在信号上放置示波器)。   关于图141的一个问题... 当它声明至少确保两个 sysref ... 我正在使用单个脉冲 sysref 发生器、并使用阻塞功能请求脉冲、该功能在发出脉冲之前不应返回。  虽然 sysref 将处于正确的时钟周期(循环)、但它可能不会在下一个周期、就像在自由运行的 sysref 生成器中一样、并且我仅生成图141中定义的两个 sysref 脉冲。

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    您好、Douglas、

    由于您仅使用2个间隔较小的 SYSREF 脉冲、因此建议直流耦合到 DAC 的 SYSREF 接口。 您能否确认您是直流耦合到 SYSREF、并检查共模电压是否为500mV? 到 SYSREF 的交流耦合适用于自由运行的 SYSREF 时钟。 此外、如果您可以为 DAC 和 FPGA 生成连续 SYSREF、您能否检查这是否有助于解决该问题? 我认为问题可能是 I 和 Q 数据路径不同步、因此延迟不同。


    谢谢、
    埃本
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    我们是直流耦合。  我修改了电路板以将共模设置为0.5V。  这不能解决问题。