[参考译文] DAC5652A：当处于断电模式时(非零)

你好、Naoki、

我在示波器屏幕截图中看到、DAC 输出信号时、您的 DAC 时钟正在正常运行。 根据我的理解、如果输入时钟正在运行、DAC 仍将输出数据。 因此、在时钟运行时、如果输入数据线上存在噪声、DAC 将输出垃圾。 尝试关闭输入时钟并验证输出端是否没有数据、然后再将睡眠模式置为有效。 请告诉我您的结果。

谢谢

优素福

您好、Yusuf、

感谢你的答复。
我将要求客户在睡眠模式下检查输出是否为低电平、并且没有 CLK。
如果我得到结果、我会告诉您。
但是、当在睡眠模式下开启电源时为低电平且没有 CLK 时、DAC 输出为无限期数据、对吧？

此致、
Naoki Aoyama

您好、Yusuf、

我得到了验证结果。 我附加了文件。

e2e.ti.com/.../DAC5652A_5F00_verification.pptx

客户希望在从上电到输出任意值期间输出零。

您是否有任何符合要求的合格证明？

此致、

Naoki Aoyama

您好、Yusuf、

是否有任何更新？

此致、
Naoki Aoyama

你好、Naoki、

我目前正在对此进行研究。 我将在今天结束前作出答复。

谢谢

优素福

您可以向我发送客户原理图和 PCB 布局文件吗？

优素福

您好、Yusuf、

我将要求客户为我们提供原理图和布局。
客户可能不会打开该信息。
请告诉我您的电子邮件地址吗？

此致、
Naoki Aoyama

您好、Naoki、

您能不能要求客户从一开始就将 DVDD 的电压设置为3.3V、并将 AVDD 的 GND (0V)电压设置为3.3V。 施加时钟信号并向 DAC 发送中间代码、等待5个时钟周期、并对 AVDD 施加3.3V 电压、DAC 应输出0V 电压。

此致、
Neeraj

Neeraj、您好！

感谢你的答复。
是的、我可以。
我将要求客户尝试您的想法。

此致、
Naoki Aoyama

Neeraj、您好！

客户需要修改原型板以应用新的上电序列。
因此、他们无法立即尝试您的想法。
您能否为他们提供应用您的想法所产生的波形？
它们希望看到输出变为0。

此致、
Naoki Aoyama

Neeraj、您好！

因为客户无法立即尝试您的想法。
您能否为他们提供应用您的想法所产生的波形？

他们还有一个问题。 DVDD 和 AVDD 是否存在任何限制
上电顺序？

如果我们回答上述问题、他们将应用您的想法并解决此问题。

此致、
Naoki Aoyama

您好、Naoki、

AVDD 和 DVDD 之间电压差的绝对最大规格为-4V 至4V。 当对 DVDD 施加3.3V 电压而 AVDD 仍为0V 时、器件仍处于绝对最大规格范围内。

此致、
Neeraj

Neeraj、您好！

感谢你的答复。
我知道没有上电序列。

您可以通过自己的 EVM 查看您的想法吗？
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>您能不能要求客户从一开始就将 DVDD 的电压调节为3.3V，并将 AVDD 的 GND (0V)电压调节为3.3V。 施加时钟信号并将 MID >代码发送至 DAC，等待5个时钟周期，并对 AVDD 施加3.3V 电压，DAC 应输出0V 电压。
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可能需要您的时间、但请检查一下。

此致、
Naoki Aoyama

Neeraj、您好！

是否有任何更新？

此致、
Naoki Aoyama