[参考译文] THS1206：读取/写入时序和引脚选择

您好、Tom、

感谢您的回答。

1、总线上不共享任何内容。 好的、我将根据您的建议使用。

2.当然可以。

这是我要讨论的问题：

在我的设计中、AINP 和 AINM 都使用同一电路进行钳位。 如果是、最小输入范围应该是多少？ 我尝试将这些输入短路以检查显示所有位0的输出。 是这样吗？ 我没有得到任何噪声响应吗？

4.对于短路输入、将有多少个无噪声位？

5.设置和保持时间都要小心。

谢谢

啊！  好的-直流耦合、图42、该电路采用单端设置。  您在哪里短接输入？  如何配置 CHSELx 位？

您好、Tom、

它是所示的参考电路。 我将短接运算放大器的反相端子。 CHESELx 位被配置为 AINP 和 AINM 差分、例如 CR0编程为 x020、而 CR1为 X410。

当我短接运算放大器输入端子(反相端子)时、输出是什么？

当我移除此直流耦合钳位以及短 AINP 和 AINM 时、输出是什么？

在没有输入钳位电路和输入短路的情况下、观测器为0。 当我在 AINP 和 AINM 之间添加输入白噪声时、输出也是0。 但是、当该噪声被直流钳制1.5V 时、位开始切换。

您会告诉我这种行为吗？

谢谢

您好 Prakash、

直接短接 OPA 输入或 AINp/AINn 应该会产生0V 的差分输入、进而产生0V 输出转换结果。  您能否通过"DC cl钳 位1.5V"提供 VIN 的屏幕截图？  在这种情况下、您基本上是否在输入端放置共模偏移？

您好、Tom、

哦！ 因此、对于短路的0V 输入/输入、将具有0V 输出。 如果是这种情况、最小输入值应该是多少？

很抱歉、我产生了信号发生器的噪声、并在 ADC 的输入和发生器的输出之间实际添加了一个电池(AA)。

谢谢

您好 Prakash、

如 THS1206数据表的第3页所述、器件的差分输入限制为2V。  差分模式下的共模输入通常设置为2.5V、以便输入可以围绕共模输入电平摆动+/-1V。 数据表第35页对此进行了说明。

您好 Prakash、

您可以使用图42中的电路、只需将增益更改为2、以便您的满量程输入与 THS1206的输入匹配。  LSB 大小为 FSR/2^N

您好、Tom、

我可以在差分模式下使用该电路吗？

谢谢

您可以使用类似的电路、以下是几个选项：

https://www.ti.com/lit/an/sbaa264a/sbaa264a.pdf

https://www.ti.com/lit/an/sbaa246a/sbaa246a.pdf

您好、Tom、

感谢您的参考。 我只需要知道我能否使用差分输入电路、因为我连接的器件已经是差分器件。 因此、无需进一步将输入更改为差分。

谢谢

图42是单端传感器。  如果您的传感器具有差分输出信号、并且您希望使用 THS1206的单端输入选项、则需要使用具有共模输入的差分放大器来对信号进行电平转换。  感谢您查看此应用手册以供参考：

https://www.ti.com/lit/an/sbaa229a/sbaa229a.pdf

您好、Tom、

我的传感器具有差分输出。 我希望仅使用差分端而不是单端。  你会建议我这样做吗？

此致

了解 一下 THS4521。  该数据表第一页上的电路显示了 ADS1278的接口。  使用 THS1206、REFOUT 引脚将连接到 THS4521的引脚2 (Vocm 输入)。  

谢谢 Tom。

数据是在 CONV_CLK 的下降沿还是上升沿写入 FIFO？ 由于我有数据表、一个是下降沿、另一个是上升沿。

在哪里可以找到时序相关信息、例如设置和保持时间、读取/写入操作的最小时序要求？ 因为、DRDY 有时会在其他时间发出脉冲、而 DRDY 不会发出脉冲。

谢谢

您好 Prakash、

本应用手册可能会有所帮助： 使用 THS1206进行设计 如果您有时看到 DATA_AV、有时看不到、这通常是由于 DATA_AV 选通间未能正确读取器件中的所有数据或未等待适当的7+TL 初始管道延迟而导致的。

您好、Tom、

根据该文件，我想知道：

数据是在 CONV_CLK 的下降沿还是上升沿写入 FIFO？

文档中未列出其他时序规格、例如 CONV_CLK 上升/下降沿之后/之前应如何注意读取/写入。

此致

您好 Prakash、

在连续转换模式中、采样在下降时钟边沿被转换、然后在上升时钟边沿被写入 FIFO。  读取和写入时序基于组合逻辑。  如果保持 CS0和 CS1静态、读取周期将类似于图38 (忽略 CSx 设置和保持时间)。

您好、Tom、

您共享的文档具有上述声明。 由于根据其他数据表或根据您的数据与此相矛盾、因此这会令人困惑。 所以、我们只询问 FIFO。

在我观察到的读取操作期间、我必须等到 DATA_AV 上升至1、然后只有我可以将读取信号发送为低电平。 我正在尝试通过在 DATA_AV 的下降沿之后将读取信号置为有效来缩短 DATA_AV 处于低电平的周期、但它不是仅脉动。 我注意到的另一个方面是、在 DATA_AV 变为低电平后、读取信号应在 CONV_CLK 的上升沿或下降沿生效(注意：CS0和 CS1是静态的)。 数据表显示在 DATA_AV 变为低电平后读取、但之后会有多少时间？

您是否会澄清这些问题？

此致

您好 Prakash、

是的-最初可能会有点混乱。  TS1206有两种转换模式、请参阅数据表第16页的"转换模式"部分。  DATA_AV 信号也可编程为低电平/高电平有效和脉冲/静态。 根据图38、由于 CSx 是静态的、一旦/RD 被置为有效、您的最大延迟(TA)为10ns、数据将在/RD 的上升沿选通至您的 CPU (稍后最小值为10ns)。

那么、让我们再次从告诉我将写入配置寄存器 CR0/CR1的内容开始。  如果您可以包含一个逻辑分析仪跟踪、其中显示您的 CONVST、DATA_AV、/RD、/WR、那将会很棒！   

您好、Tom、

我确实同意、并且我已经将 DATA_AV 编程为 lo、pulse。

寄存器配置为：CR0 = 0x020、 CR1 = 0x410。 我将在下一封邮件中添加逻辑分析仪结果、因为我的板不可用。

此致