[参考译文] ADC12DJ5200RFEVM：ADC12DJ5200RF 链路开启状态

Kiman、您好！

您能否澄清一下您使用哪个平台来从 ADC 采集数据？  

JMODE31是64b66b 模式、这意味着不使用 SYNC 信号。 您可以忽略它。  

为什么内核时钟为124.751MHz？ 如果它是125MHz、Gty Rx 用户时钟也应该是125MHz。

此致、

Neeraj

Neeraj、您好！

我使用 VCK190 Versal 板进行 JESD204C 数据读取。

我在 FPGA 中添加了频率计数器并测量了输入时钟。 这可能是一个很小的差异、但我相信 IBERT 线路速率是准确的(7.99 Gbps)。

我希望 FPGA 端的所有时钟频率为125MHz、线路速率为8.25Gbps。

但由于未知原因、时钟和 Gty 线速率不匹配。

我确信、射频信号发生器的外部时钟为125.0 MHz。

谢谢、

Kiman

Neeraj、您好！

FPGA 频率计数不准确、124.751 MHz 似乎是125 MHz。

我尝试使用 PL 时钟125MHz、频率计数器显示为125.751MHz。

如果时钟正确、ADC 连接的检查点是什么？

谢谢、

Kiman

我更改了 JESD204C 参数、可以看到链路 LED 绿色状态。

- JSYNC_N 同步请求：已启用

- SYNC 输入选择：无 SYNC 输入信号

不确定这些更改是否适用于 JMODE 31。

Kiman、您好！

JMODE31是64b66b 编码 JESD 模式、不需要 SYNC~信号。 在此模式下、只要 ADC 已编程并获得适当的时钟信号、ADC 就始终发送数据。 我认为上述寄存器写入操作并不会影响此模式中的任何内容。  

能否检查您是否能够锁定 ADC 数据并使 FPGA 的 PLL 锁定？

此致、

Neeraj  

Neeraj、您好！  

我可以使用 gt_bridge 接口读取64b/66B 原始数据。

但我无法使用 JESD204C (4.2)输出进行读取。

我认为问题是同步头锁和多块锁故障。

64B66B 同步报头锁定状态：0

64B66B 多块锁定状态：0

SYSREF 被捕捉：好的

谢谢、

Kiman

Neeraj、您好！

感谢您的更新。  

通用 FPGA 不使用 JESD204C_PHY IP、而是将收发器 IP 用于接口 JESD204C IP。

您能看到 我的收发器 IP 配置吗？

元模式 CRC12是否适用于 ADC？

元模式：

0 = CRC12

1 = CRC3 (待定)

2 = CMD

3 = FEC

谢谢你。

Kiman